K2或第四時鐘信號CK4。所述第一時鐘信號CKl為第三時鐘信號CK3的反相信號。在第一時鐘信號CKl的一個時鐘周期內，所述第二時鐘信號CK2的上升沿晚于所述第一時鐘信號CKl的上升沿且第二時鐘信號CK2的下降沿早于所述第一時鐘信號CKl的下降沿，所述第四時鐘信號CK4的上升沿晚于所述第三時鐘信號CK3的上升沿且第四時鐘信號CK4的下降沿早于所述第三時鐘信號CK3的下降沿。
[0074]所述第二時鐘信號CK2或第四時鐘信號CK4的上升沿和下降沿的控制可以由內部時鐘信號CKL來決定，而內部時鐘信號CKL的產生電路可以由現有技術來實現。上述實施例提供的時鐘產生電路可以對內部時鐘信號CKL的幅值進行處理，既可以增大第二時鐘信號CK2和第四時鐘信號CK4的幅值，降低第一開關SWl和第二開關SW2的等效電阻，又不會使第二時鐘信號CK2和第四時鐘信號CK4的幅值過大而破壞第一開關SWl和第二開關SW2可靠性，從而提高了雙電源系統的穩定性。
[0075]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種時鐘產生電路，其特征在于，包括:第一反相器、與非門、第一電容、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管和電壓檢測電路； 所述電壓檢測電路適于根據第一電壓和第一預設電壓提供第一控制信號和第二控制信號，所述第一控制信號為所述第二控制信號的反相信號，在所述第一電壓大于所述第一預設電壓時所述第一控制信號為邏輯高電平，在所述第一電壓小于或等于所述第一預設電壓時所述第一控制信號為邏輯低電平，所述第一控制信號和第二控制信號的邏輯高電平的電壓均與所述第一電壓相等； 所述第一反相器的電源端適于接收所述第一電壓，所述第一反相器的輸出端連接所述與非門的第一輸入端、第二 PMOS管的柵極和第一 NMOS管的柵極； 所述與非門的電源端適于接收所述第一電壓，所述與非門的第二輸入端適于接收所述第二控制信號，所述與非門的輸出端連接所述第一電容的第一端； 所述第一電容的第二端連接第一 PMOS管的漏極、第二 PMOS管的源極和第四PMOS管的漏極； 所述第一 PMOS管的源極適于接收第一電壓，所述第一 PMOS管的柵極適于接收所述第二控制信號； 所述第二 PMOS管的漏極連接所述第一 NMOS管的漏極和第三PMOS管的柵極； 所述第一 NMOS管的源極接地； 所述第三PMOS管的源極適于接收第二電壓，所述第三PMOS管的漏極連接所述第四PMOS管的源極； 所述第四PMOS管的柵極適于接收所述第一控制信號。2.如權利要求1所述的時鐘產生電路，其特征在于，所述電壓檢測電路包括:分壓電路、比較器、第二反相器和第二 NMOS管； 所述分壓電路的輸入端適于輸入所述第一電壓，所述分壓電路的第一輸出端連接所述第二 NMOS管的漏極，所述分壓電路的第二輸出端連接所述比較器的第一輸入端； 所述第二 NMOS管的源極接地； 所述比較器的電源端適于接收所述第一電壓，所述比較器的第二輸入端適于接收基準電壓，所述基準電壓與所述第一預設電壓和所述分壓電路的分壓比相關，所述比較器的輸出端連接所述第二反相器的輸入端，所述比較器的輸出端適于提供所述第一控制信號；所述第二反相器的電源端適于接收所述第一電壓，所述第二反相器的輸出端適于提供所述第二控制信號。3.如權利要求2所述的時鐘產生電路，其特征在于，所述分壓電路包括:N個第五PMOS管，N22; 第I個第五PMOS管的源極連接所述分壓電路的輸入端，第η個第五PMOS管的源極連接第η-1個第五PMOS管的柵極和漏極，η 2 2，第N個第五PMOS管的漏極連接所述分壓電路的第一輸出端，所述N個第五PMOS管中的一個第五PMOS管的源極連接所述分壓電路的第二輸出端。4.如權利要求3所述的時鐘產生電路，其特征在于，第N個第五PMOS管的源極連接所述分壓電路的第二輸出端。5.如權利要求1所述的時鐘產生電路，其特征在于，還包括第六PMOS管； 所述第五PMOS管通過所述第六PMOS管接收所述第一電壓，所述第六PMOS管的柵極適于接收第三控制信號； 所述第二控制信號為邏輯高電平且所述第一電壓大于第二預設電壓時，所述第三控制信號為邏輯高電平且所述第三控制信號的邏輯高電平的電壓與所述第一電壓相等； 所述第二控制信號為邏輯高電平且所述第一電壓小于或等于所述第二預設電壓時，所述第三控制信號為邏輯高電平且所述第三控制信號的邏輯高電平的電壓與所述第二預設電壓相等； 所述第二控制信號為邏輯低電平時，所述第三控制信號為邏輯低電平。6.如權利要求5所述的時鐘產生電路，其特征在于，所述第二預設壓為5V。7.如權利要求1所述的時鐘產生電路，其特征在于，所述第一預設電壓為2.5V?3.5V。8.如權利要求1所述的時鐘產生電路，其特征在于，第一電容的電容值為0.1PF?10PF。9.一種雙電源系統，其特征在于，包括:權利要求1至8任一權利要求所述的時鐘產生電路、輸出電容和M個第二子單元，以及M+1或M個第一子單元，M2 I; 當所述雙電源系統包括M+1個第一子單元時，第I個第一子單元的輸入端連接所述雙電源系統的輸入端，第m個第二子單元的輸入端連接第m個第一子單元的輸出端，第m個第二子單元的輸出端連接第m+1個第一子單元的輸入端，I Sm SM，第M+1個第一子單元的輸出端連接所述輸出電容的第一端和所述雙電源系統的輸出端； 當所述雙電源系統包括M個第一子單元時，第I個第一子單元的輸入端連接所述雙電源系統的輸入端，第I個第一子單元的輸出端連接第I個第二子單元的輸入端，第k個第一子單元的輸入端連接第k-Ι個第二子單元的輸出端，第k個第一子單元的輸出端連接第k個第二子單元的輸入端，2 Sk^M，第M個第二子單元的輸出端連接所述輸出電容的第一端和所述雙電源系統的輸出$而; 所述輸出電容的第二端接地； 所述第一子單元包括:第一開關和第二電容，所述第一開關的第一端連接所述第二電容的第一端和所述第一子單元的輸入端。所述第一開關的第二端連接所述第一子單元的輸出立而; 所述第二子單元包括:第二開關和第三電容，所述第二開關的第一端連接所述第三電容的第一端和所述第二子單元的輸入端。所述第二開關的第二端連接所述第二子單元的輸出立而; 所述時鐘產生電路中第三PMOS管的柵極連接所述第一開關或第二開關的控制端。10.如權利要求9所述的雙電源系統，其特征在于，所述第二電容的第二端適于接收第一時鐘信號，所述第一開關的控制端適于接收第二時鐘信號； 所述第三電容的第二端適于接收第三時鐘信號。所述第二開關的控制端適于接收第四時鐘信號，所述第一時鐘信號為第三時鐘信號的反相信號； 在所述第一時鐘信號的一個時鐘周期內，所述第二時鐘信號的上升沿晚于所述第一時鐘信號的上升沿且第二時鐘信號的下降沿早于所述第一時鐘信號的下降沿，所述第四時鐘信號的上升沿晚于所述第三時鐘信號的上升沿且第四時鐘信號的下降沿早于所述第三時鐘信號的下降沿。
【專利摘要】一種時鐘產生電路和雙電源系統，其中，所述電壓檢測電路適于根據第一電壓和第一預設電壓提供第一控制信號和第二控制信號，所述第一控制信號為所述第二控制信號的反相信號，在所述第一電壓大于所述第一預設電壓時所述第一控制信號為邏輯高電平，在所述第一電壓小于或等于所述第一預設電壓時所述第一控制信號為邏輯低電平，所述第一控制信號和第二控制信號的邏輯高電平的電壓均與所述第一電壓相等；所述第一反相器的電源端適于接收所述第一電壓，所述第一反相器的輸出端連接所述與非門的第一輸入端、第二PMOS管的柵極和第一NMOS管的柵極；所述與非門的電源端適于接收所述第一電壓，所述與非門的第二輸入端適于接收所述第二控制信號。
【IPC分類】H02M1/08, H03K3/02
【公開號】CN105515552
【申請號】CN201510990169
【發明人】楊光軍
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年4月20日
【申請日】2015年12月24日