時鐘產生電路和雙電源系統的制作方法
【技術領域】
[0001]本發明涉及電路領域，尤其涉及一種時鐘產生電路和雙電源系統。
【背景技術】
[0002]如圖1所示，雙電源系統包括輸出電容C40、M+1個第一子單元10和M個第二子單元20，M2 I。所述雙電源系統的電源電壓包括第一電壓VDD和第二電壓VDDQ，所述第一電壓VDD可以為1.2V、1.5V或I.8V，所述第二電壓VDDQ為1.8V?5.5V。
[0003]第m個第二子單元的輸入端連接第m個第一子單元的輸出端，第m個第二子單元的輸出端連接第m+Ι個第一子單元的輸入端，I < m SM。第I個第一子單元的輸入端連接所述雙電源系統的輸入端，第M+1個第一子單元10的輸出端連接所述輸出電容C40的第一端和所述雙電源系統的輸出端。輸出電容C40的第二端接地。
[0004]所述第一子單元包括:第一開關SWl和第二電容C20，所述第一開關SWl的第一端連接所述第二電容C20的第一端和所述第一子單元10的輸入端。所述第一開關SWl的第二端連接所述第一子單元1的輸出端。
[0005]所述第二子單元包括:第二開關SW2和第三電容C30，所述第二開關SW2的第一端連接所述第三電容C30的第一端和所述第二子單元20的輸入端。所述第二開關SW2的第二端連接所述第二子單元20的輸出端。
[0006]結合圖2所示，所述第二電容C20的第二端適于接收第一時鐘信號CK1。所述第一開關SWl的控制端適于接收第二時鐘信號CK2。所述第三電容C30的第二端適于接收第三時鐘信號CK3。所述第二開關SW2的控制端適于接收第四時鐘信號CK4。
[0007]所述第一時鐘信號CKl為第三時鐘信號CK3的反相信號。在第一時鐘信號CKl的一個時鐘周期內，所述第二時鐘信號CK2的上升沿晚于所述第一時鐘信號CKl的上升沿且第二時鐘信號CK2的下降沿早于所述第一時鐘信號CKl的下降沿，所述第四時鐘信號CK4的上升沿晚于所述第三時鐘信號CK3的上升沿且第四時鐘信號CK4的下降沿早于所述第三時鐘信號CK3的下降沿。
[0008]第二時鐘信號CK2和第四時鐘信號CK4的幅值直接影響第一開關SWl和第二開關SW2的等效電阻。即第二時鐘信號CK2和第四時鐘信號CK4的幅值越大，第一開關SWl和第二開關SW2的等效電阻越小。
[0009]因此，為了減小第一開關SWl和第二開關SW2的等效電阻，需要將第二時鐘信號CK2和第四時鐘信號CK4的幅值設置的比較高。圖3為一種現有時鐘產生電路的結構示意圖。
[0010]所述時鐘產生電路包括:第一反相器10、第一電容10、第一 PMOS管MP10、第二 PMOS管MP20和第一 NMOS管MN10。所述時鐘產生電路適于根據內部時鐘信號CK2L產生第二時鐘信號 CK2。
[0011 ] 具體的，當內部時鐘信號CK2L為邏輯高電平時，第一NMOS管麗10導通，第二PMOS管MP20截止，所以，第二時鐘信號CK2的電壓為0V。邏輯低電平的第二時鐘信號CK2使得第一PMOS管MPlO導通，第一 PMOS管MPlO的漏極電壓變為與第一電壓VDD相同。
[0012]當內部時鐘信號CK2L由邏輯高電平變為邏輯低電平時，第一NMOS管MNlO截止，第二PMOS管MP20導通，第二反相器10的輸出端電壓變為與第二電壓VDDQ相等，所以第一 PMOS管MPlO的漏極電壓變為第一電壓VDD和第二電壓VDDQ之和。由于第二 PMOS管MP20導通，所以，第二時鐘信號CK2的電壓為第一電壓VDD和第二電壓VDDQ之和。然而，當第二電壓VDDQ較大，例如5.5V時，就會造成第二時鐘信號CK2的幅值過高，這會降低開關和雙電源系統的可靠性。
【發明內容】
[0013]本發明解決的問題是現有時鐘信號的幅值過大。
[0014]為解決上述問題，本發明提供一種一種時鐘產生電路，包括:第一反相器、與非門、第一電容、第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一匪OS管和電壓檢測電路;所述電壓檢測電路適于根據第一電壓和第一預設電壓提供第一控制信號和第二控制信號，所述第一控制信號為所述第二控制信號的反相信號，在所述第一電壓大于所述第一預設電壓時所述第一控制信號為邏輯高電平，在所述第一電壓小于或等于所述第一預設電壓時所述第一控制信號為邏輯低電平，所述第一控制信號和第二控制信號的邏輯高電平的電壓均與所述第一電壓相等;所述第一反相器的電源端適于接收所述第一電壓，所述第一反相器的輸出端連接所述與非門的第一輸入端、第二 PMOS管的柵極和第一 NMOS管的柵極;所述與非門的電源端適于接收所述第一電壓，所述與非門的第二輸入端適于接收所述第二控制信號，所述與非門的輸出端連接所述第一電容的第一端;所述第一電容的第二端連接第一 PMOS管的漏極、第二 PMOS管的源極和第四PMOS管的漏極;所述第一 PMOS管的源極適于接收第一電壓，所述第一 PMOS管的柵極適于接收所述第二控制信號；所述第二 PMOS管的漏極連接所述第一WOS管的漏極和第三PMOS管的柵極;所述第一 NMOS管的源極接地;所述第三PMOS管的源極適于接收第二電壓，所述第三PMOS管的漏極連接所述第四PMOS管的源極;所述第四PMOS管的柵極適于接收所述第一控制信號。
[0015]可選的，所述電壓檢測電路包括:分壓電路、比較器、第二反相器和第二NMOS管;所述分壓電路的輸入端適于輸入所述第一電壓，所述分壓電路的第一輸出端連接所述第二匪OS管的漏極，所述分壓電路的第二輸出端連接所述比較器的第一輸入端;所述第二 NMOS管的源極接地;所述比較器的電源端適于接收所述第一電壓，所述比較器的第二輸入端適于接收基準電壓，所述基準電壓與所述第一預設電壓和所述分壓電路的分壓比相關，所述比較器的輸出端連接所述第二反相器的輸入端，所述比較器的輸出端適于提供所述第一控制信號;所述第二反相器的電源端適于接收所述第一電壓，所述第二反相器的輸出端適于提供所述第二控制信號。
[0016]可選的，所述分壓電路包括:N個第五PMOS管，N22;第I個第五PMOS管的源極連接所述分壓電路的輸入端，第η個第五PMOS管的源極連接第η-1個第五PMOS管的柵極和漏極，N
22，第N個第五PMOS管的漏極連接所述分壓電路的第一輸出端，所述N個第五PMOS管中的一個第五PMOS管的源極連接所述分壓電路的第二輸出端。
[0017]可選的，第N個第五PMOS管的源極連接所述分壓電路的第二輸出端。
[0018]可選的，所述時鐘產生電路還包括第六PMOS管；所述第五PMOS管通過所述第六PMOS管接收所述第一電壓，所述第六PMOS管的柵極適于接收第三控制信號；所述第二控制信號為邏輯高電平且所述第一電壓大于第二預設電壓時，所述第三控制信號為邏輯高電平且所述第三控制信號的邏輯高電平的電壓與所述第一電壓相等;所述第二控制信號為邏輯高電平且所述第一電壓小于或等于所述第二預設電壓時，所述第三控制信號為邏輯高電平且所述第三控制信號的邏輯高電平的電壓與所述第二預設電壓相等;所述第二控制信號為邏輯低電平時，所述第三控制信號為邏輯低電平。
[0019]可選的，所述第二預設壓為5V。
[°02°] 可選的，所述第一預設電壓為2.5V?3.5V。
[0021]可選的，第一電容的電容值為0.1PF?10PF。
[0022]本發明還提供一種雙電源系統，包括:上述的時鐘產生電路、輸出電容和M個第二子單元，以及M+1或M個第一子單元，M2 I;當所述雙電源系統包括M+1個第一子單元時，第I個第一子單元的輸入端連接所述雙電源系統的輸入端，第m個第二子單元的輸入端連接第m個第一子單元的輸出端，第m個第二子單元的輸出端連接第m+Ι個第一子單元的輸入端，^m<M，第M+1個第一子單元的輸出端連接所述輸出電容的第一端和所述雙電源系統的輸出端；當所述雙電源系統包括M個第一子單元時，第I個第一子單元的輸入端連接所述雙電源系統的輸入端，第I個第一子單元