所述基準電壓VREF與所述第一預設電壓和所述分壓電路31的分壓比相關，所述比較器32的輸出端連接所述第二反相器33的輸入端，所述比較器32的輸出端適于提供所述第一控制信號DBEN。所述第二反相器33的電源端適于接收所述第一電壓VDDQ，所述第二反相器33的輸出端適于提供所述第二控制信號DBENB。
[0049 ]當分壓電路31的第二輸出端電壓大于基準電壓VREF時，比較器32輸出的第一控制信號DBEN為邏輯高電平，所述第二反相器33輸出的第二控制信號DBENB為邏輯低電平。當分壓電路31的第二輸出端電壓小于或等于基準電壓VREF時，比較器32輸出的第一控制信號DBEN為邏輯低電平，所述第二反相器33輸出的第二控制信號DBENB為邏輯高電平。所述邏輯高電平的電壓與第一電壓VDDQ相等，所述邏輯低電平為0V。
[0050]所述分壓電路31可以包括:N個第五PMOS管，N2 2。
[0051 ]第I個第五PMOS管MP51的源極連接所述分壓電路31的輸入端，第η個第五PMOS管的源極連接第η-1個第五PMOS管的柵極和漏極，N 2 η 2 2，第N個第五PMOS管ΜΡ5Ν的漏極連接所述分壓電路31的第一輸出端，所述N個第五PMOS管中的一個第五PMOS管的源極連接所述分壓電路31的第二輸出端。
[0052]可選的，第N個第五PMOS管MP5N的源極連接所述分壓電路31的第二輸出端。可以理解的是，該情況下，第一預設電壓=N*基準電壓VREF。
[0053]所述第二匪OS管MN2的柵極可以接收所述電壓檢測電路的使能端EN，用于接收控制所述電壓檢測電路是否工作的使能信號。
[0054]如圖6所示，所述時鐘產生電路還可以包括第六PMOS管MP6。
[0055]所述第五PMOS管MP5通過所述第六PMOS管MP6接收所述第一電壓VDDQ，所述第六PMOS管MP6的柵極適于接收第三控制信號VCLAMP。
[0056]具體的，所述第六PMOS管MP6的源極適于接收所述第一電壓VDDQ，所述第六PMOS管MP6漏極連接所述第五PMOS管MP5的源極。
[0057]所述第二控制信號DBENB為邏輯高電平且所述第一電壓VDDQ大于第二預設電壓時，所述第三控制信號VCLAMP為邏輯高電平且所述第三控制信號VCLAMP的邏輯高電平的電壓與所述第一電壓相等VDDQ。
[0058]所述第二控制信號DBENB為邏輯高電平且所述第一電壓VDDQ小于或等于所述第二預設電壓時，所述第三控制信號VCLAMP為邏輯高電平且所述第三控制信號VCLAMP的邏輯高電平的電壓與所述第二預設電壓相等。
[0059]所述第二控制信號DBENB為邏輯低電平時，所述第三控制信號VCLAMP為邏輯低電平。所述第二預設電壓可以為5V。
[0060]假設第一電壓VDDQ小于所述第二預設電壓，時鐘產生電路的工作過程如下:
[0061]當所述第一電壓VDDQ大于第一預設電壓時，所述第一控制信號DBEN為邏輯高電平，第二控制信號DBENB為邏輯低電平，第三控制信號VCLAMP為邏輯低電平，第一 PMOS管MPl導通，第六PMOS管MP6導通，第四PMOS管MP4關斷，與非門2輸出端的電壓與第一電壓VDDQ相等;導通的第一PMOS管MPl和第六PMOS管MP6使得A點電壓與第一電壓VDDQ相等；當內部時鐘信號CKL為邏輯低電平時，第一匪OS管MNl導通，而第二PMOS管MP2關斷，時鐘信號CK的電壓為0V;當內部時鐘信號CKL由邏輯低電平變為邏輯高電平時，第一匪OS管MNl關斷，而第二PMOS管MP2導通，時鐘信號CK的電壓變為與A點電壓相等，即第一電壓VDDQ。
[0062]也就說，當所述第一電壓VDDQ大于第一預設電壓時，時鐘信號CK的邏輯高電平與第一電壓VDDQ相等。
[0063]當所述第一電壓VDDQ小于或等于第一預設電壓時，第一控制信號DBEN為由邏輯高電平變為邏輯低電平時，第二控制信號DBENB變為邏輯高電平，第三控制信號VCLAMP也變為邏輯高電平，第一PMOS管MPl關斷，第六PMOS管MP6關斷，第四PMOS管MP4導通；當內部時鐘信號CKL為邏輯低電平時，與非門2輸出端的電壓為OV，第一NMOS管麗I導通，而第二 PMOS管MP2關斷，時鐘信號CK的電壓為OV; OV的時鐘信號CK使得第三PMOS管MP3導通，A點的電壓變為與第二電壓VPRE相等；當內部時鐘信號CKL由邏輯低電平變為邏輯高電平時，第一NMOS管MNl關斷，而第二 PMOS管MP2導通;與非門2輸出端的電壓變為與第一電壓VDDQ相等，由于第一電容Cl I的關系，使得A點的電壓變為第一電壓VDDQ和第二電壓VPRE之和，因而第一PMOS管MPl導通，第六PMOS管MP6導通；導通的第一PMOS管MPl和第六PMOS管MP6使得A點的電壓逐漸降低，由于第二預設電壓大于第一電壓VDDQ，所以A點的電壓逐漸降低至第二預設電壓和第六PMOS管MPI的閾值電壓之和后，第一 PMOS管MPI或第六PMOS管MP6再次關斷，A點的電壓箝位在第二預設電壓和第六PMOS管MPl的閾值電壓之和，導通的第二 PMOS管MP2使得時鐘信號CK的電壓變為與A點電壓相等，即第二預設電壓和第六PMOS管MPl的閾值電壓之和。
[0064]也就說，當所述第一電壓VDDQ小于或等于第一預設電壓時，時鐘信號CK的邏輯高電平與第二預設電壓和第六PMOS管MPl的閾值電壓之和相等，即與第三控制信號VCLAMP的邏輯高電平的電壓和第六PMOS管MPl的閾值電壓之和相等。
[0065]由上述工作過程可以看出，第六PMOS管MP6的增加，可以使時鐘信號CK的幅值變得更加可控，而不需完全依賴第一電壓VDDQ的限制。
[0066]本發明還提供一種雙電源系統，包括:上述實施例的時鐘產生電路、輸出電容和M個第二子單元，以及M+1或M個第一子單元，M之10
[0067]圖1示出雙電源系統包括M+1個第一子單元10時，第一子單元10、第二子單元20和輸出電容C40的結構和連接關系。具體的，第I個第一子單元10的輸入端連接所述雙電源系統的輸入端Vin，第m個第二子單元20的輸入端連接第m個第一子單元10的輸出端，第m個第二子單元20的輸出端連接第m+Ι個第一子單元10的輸入端，I < m SM，第M+1個第一子單元10的輸出端連接所述輸出電容C40的第一端和所述雙電源系統的輸出端Vout ο所述輸出電容C40的第二端接地。
[0068]所述第一子單元10包括:第一開關SWl和第二電容C20，所述第一開關SWl的第一端連接所述第二電容C20的第一端和所述第一子單元10的輸入端。所述第一開關SWl的第二端連接所述第一子單元10的輸出端。
[0069]所述第二子單元20包括:第二開關SW2和第三電容C30，所述第二開關SW2的第一端連接所述第三電容C30的第一端和所述第二子單元20的輸入端。所述第二開關SW2的第二端連接所述第二子單元20的輸出端。
[0070]當所述雙電源系統包括M個第一子單元10時，第I個第一子單元10的輸入端連接所述雙電源系統的輸入端Vin，第I個第一子單元10的輸出端連接第I個第二子單元20的輸入端，第k個第一子單元10的輸入端連接第k-Ι個第二子單元20的輸出端，第k個第一子單元10的輸出端連接第k個第二子單元20的輸入端，2 SM，第M個第二子單元20的輸出端連接所述輸出電容C40的第一端和所述雙電源系統的輸出端Vout。
[0071]與現有技術所不同的是，第一開關或第二開關的控制端連接上述實施例的時鐘產生電路中第三PMOS管MP3的柵極。
[0072]結合圖7所示，所述第二電容C20的第二端適于接收第一時鐘信號CK1。所述第一開關SWl的控制端適于接收第二時鐘信號CK2。所述第三電容C30的第二端適于接收第三時鐘信號CK3。所述第二開關SW2的控制端適于接收第四時鐘信號CK4。
[0073]將上述實施例的時鐘產生電路提供的時鐘信號CK作為第二時鐘信號C