的輸出端連接第I個第二子單元的輸入端，第k個第一子單元的輸入端連接第k-Ι個第二子單元的輸出端，第k個第一子單元的輸出端連接第k個第二子單元的輸入端，2 Sk^M，第M個第二子單元的輸出端連接所述輸出電容的第一端和所述雙電源系統的輸出端;所述輸出電容的第二端接地;所述第一子單元包括:第一開關和第二電容，所述第一開關的第一端連接所述第二電容的第一端和所述第一子單元的輸入端。所述第一開關的第二端連接所述第一子單元的輸出端;所述第二子單元包括:第二開關和第三電容，所述第二開關的第一端連接所述第三電容的第一端和所述第二子單元的輸入端。所述第二開關的第二端連接所述第二子單元的輸出端;所述時鐘產生電路中第三PMOS管的柵極連接所述第一開關或第二開關的控制端。
[0023]可選的，所述第二電容的第二端適于接收第一時鐘信號，所述第一開關的控制端適于接收第二時鐘信號;所述第三電容的第二端適于接收第三時鐘信號。所述第二開關的控制端適于接收第四時鐘信號，所述第一時鐘信號為第三時鐘信號的反相信號;在所述第一時鐘信號的一個時鐘周期內，所述第二時鐘信號的上升沿晚于所述第一時鐘信號的上升沿且第二時鐘信號的下降沿早于所述第一時鐘信號的下降沿，所述第四時鐘信號的上升沿晚于所述第三時鐘信號的上升沿且第四時鐘信號的下降沿早于所述第三時鐘信號的下降沿。
[0024]與現有技術相比，當第一電壓足夠大時，本發明實施例提供的時鐘信號的幅值與第一電壓一樣，具有較高的電壓。當第一電壓較小時，時鐘信號的幅值在第一電壓的基礎上增加了一個PMOS管的閾值電壓，這樣既可以增大時鐘信號的幅值，降低開關的等效電阻，又不會使幅值過大而影響使用該時鐘信號的開關可靠性。
【附圖說明】
[0025]圖1是一種雙電源系統的結構示意圖；
[0026]圖2是現有雙電源系統的時鐘信號波形示意圖；
[0027]圖3是現有時鐘信號產生電路結構示意圖；
[0028]圖4是本發明實施例的時鐘信號產生電路的一結構示意圖；
[0029]圖5是本發明實施例的電壓檢測電路的結構示意圖；
[0030]圖6是本發明實施例的時鐘信號產生電路的另一結構示意圖；
[0031]圖7是本發明實施例的雙電源系統的時鐘信號波形示意圖。
【具體實施方式】
[0032]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0033]如圖4所不，本發明實施例提供一種時鐘產生電路，包括:第一反相器1、與非門2、第一電容Cl 1、第一PMOS管MPl、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管麗I和電壓檢測電路。
[0034]所述電壓檢測電路適于根據第一電壓VDDQ和第一預設電壓提供第一控制信號DBEN和第二控制信號DBENB。所述第一控制信號DBEN為所述第二控制信號DBENB的反相信號，在所述第一電壓VDDQ大于第一預設電壓時所述第一控制信號DBEN為邏輯高電平，在所述第一電壓VDDQ小于或等于第一預設電壓時所述第一控制信號DBEN為邏輯低電平。所述第一控制信號DBEN和第二控制信號DBENB的邏輯高電平的電壓均與第一電壓VDDQ相等。
[0035]所述第一反相器I的電源端適于接收所述第一電壓VDDQ，所述第一反相器I的輸出端連接所述與非門2的第一輸入端、第二 PMOS管MP2的柵極和第一 NMOS管MNl的柵極。所述與非門2的電源端適于接收所述第一電壓VDDQ，所述與非門2的第二輸入端適于接收所述第二控制信號DBENB，所述與非門2的輸出端連接所述第一電容Cl I的第一端。
[0036]所述第一電容Cll的第二端連接第一 PMOS管MPl的漏極、第二 PMOS管MP2的源極和第四PMOS管MP4的漏極。所述第一 PMOS管MPl的源極適于接收第一電壓VDDQ，所述第一 PMOS管MPl的柵極適于接收所述第二控制信號DBENB。
[0037]所述第二 PMOS管MP2的漏極連接所述第一 NMOS管麗I的漏極和第三PMOS管MP3的柵極。所述第一 NMOS管MNl的源極接地。
[0038]所述第三PMOS管MP3的源極適于接收第二電壓VPRE，所述第三PMOS管MP3的漏極連接所述第四PMOS管MP4的源極。所述第四PMOS管MP4的柵極適于接收所述第一控制信號DBEN0
[0039]所述第一電壓VDDQ可以為1.8V?5.5V。所述第一預設電壓可以為2.5V?3.5V。所述第二電壓VPRE可以小于所述第一電壓VDDQ。第一電容Cll的電容值可以為0.1PF?10PF。所述第一反相器I的輸入端可以接收內部時鐘信號CKL，所述第三PMOS管MP3的柵極適于輸出時鐘信號CK。
[0040]下面將第一PMOS管的漏極簡稱為A點。
[0041]當所述第一電壓VDDQ大于第一預設電壓時，所述第一控制信號DBEN為邏輯高電平，第二控制信號DBENB為邏輯低電平，第一PMOS管MPl導通，第四PMOS管MP4關斷，與非門2輸出端的電壓與第一電壓VDDQ相等;導通的第一 PMOS管MPl使得A點電壓與第一電壓VDDQ相等；當內部時鐘信號CKL為邏輯低電平時，第一NMOS管MNl導通，而第二PMOS管MP2關斷，時鐘信號CK的電壓為0V;當內部時鐘信號CKL由邏輯低電平變為邏輯高電平時，第一NMOS管MNl關斷，而第二 PMOS管MP2導通，時鐘信號CK的電壓變為與A點電壓相等，即第一電壓VDDQ。
[0042]也就說，當所述第一電壓VDDQ大于第一預設電壓時，時鐘信號CK的邏輯高電平與第一電壓VDDQ相等。
[0043]當所述第一電壓VDDQ小于或等于第一預設電壓時，第一控制信號DBEN為由邏輯高電平變為邏輯低電平時，第二控制信號DBENB變為邏輯高電平，第一PMOS管MPl關斷，第四PMOS管MP4導通；當內部時鐘信號CKL為邏輯低電平時，與非門2輸出端的電壓為0V，第一NMOS管麗I導通，而第二 PMOS管MP2關斷，時鐘信號CK的電壓為OV; OV的時鐘信號CK使得第三PMOS管MP3導通，A點的電壓變為與第二電壓VPRE相等；當內部時鐘信號CKL由邏輯低電平變為邏輯高電平時，第一匪OS管麗I關斷，而第二PMOS管MP2導通;與非門2輸出端的電壓變為與第一電壓VDDQ相等，由于第一電容Cll的關系，使得A點的電壓變為第一電壓VDDQ和第二電壓VPRE之和，因而第一PMOS管MPI導通;導通的第一PMOS管MPI使得A點的電壓逐漸降低，直至A點的電壓等于第一電壓VDDQ和第一 PMOS管MPl的閾值電壓之和后，第一 PMOS管MPl再次關斷，A點的電壓箝位在第一電壓VDDQ和第一PMOS管MPl的閾值電壓之和，導通的第二PMOS管MP2使得時鐘信號CK的電壓變為與A點電壓相等，即第一電壓VDDQ和第一 PMOS管MPl的閾值電壓之和。
[0044]也就說，當所述第一電壓VDDQ小于或等于第一預設電壓時，時鐘信號CK的邏輯高電平與第一電壓VDDQ和第一 PMOS管MPl的閾值電壓之和相等。
[0045]從上述工作過程可以看出，當第一電壓VDDQ足夠大時，時鐘信號CK的幅值與第一電壓VDDQ—樣，具有較高的電壓。當第一電壓VDDQ較小時，時鐘信號CK的幅值在第一電壓VDDQ的基礎上增加了一個PMOS管的閾值電壓，這樣既可以增大時鐘信號CK的幅值，又不會使幅值過大而影響使用該時鐘信號CK的開關。
[0046]如圖5所示，所述電壓檢測電路可以包括:分壓電路31、比較器32、第二反相器33和第二 NMOS 管 MN2。
[0047]所述分壓電路31的輸入端適于輸入所述第一電壓VDDQ，所述分壓電路31的第一輸出端連接所述第二匪OS管MN2的漏極，所述分壓電路31的第二輸出端連接所述比較器32的第一輸入端。所述第二 NMOS管MN2的源極接地。
[0048]所述比較器32的電源端適于接收所述第一電壓VDDQ，所述比較器32的第二輸入端適于接收基準電壓VREF，