非交疊四相位信號的時鐘頻率。2.根據權利要求1所述的非交疊四相位時鐘產生電路，其特征在于，所述非交疊延遲電路包括第一級電路、第二級電路、第三級電路、第四級電路、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器、第十五反相器、第一或非門電路、第二或非門電路、第二與非門電路和第三與非門電路，其中， 所述第一級電路連接于所述第二級電路與所述使能控制電路的輸出端之間，所述第一級電路和所述第二級電路連線的中點為第一級節點； 所述第二級電路連接于所述第一級電路和所述第三級電路之間，所述第二級電路和所述第三級電路連線的中點為第二級節點； 所述第三級電路連接于所述第二級電路和所述第四級電路之間，所述第三級電路和所述第四級電路連線的中點為第三級節點； 所述第四級電路連接于所述第三級電路和所述時鐘頻率電路之間，所述第四級電路和所述時鐘頻率電路連線的中點為第四級節點； 所述第二反相器的輸入端與所述第一級節點連接，所述第二反相器的輸出端用于輸出第一反向時鐘信號，第二反相器的輸出端與所述第三反相器的輸入端連接，所述第三反相器的輸出端用于輸出第一時鐘信號，所述第三反相器的輸出端與所述第二或非門電路的第一輸入端和所述第三與非門電路的第一輸入端連接； 所述第四反相器的輸入端與所述第二級節點連接，所述第四反相器的輸出端用于輸出第二反向時鐘信號，所述第四反相器的輸出端與所述第五反相器的輸入端連接，且所述第四反相器的輸出端與所述第一或非門電路的第一輸入端和所述第二與非門電路的第一輸入端連接，所述第五反相器的輸出端用于輸出第二時鐘信號； 所述第六反相器的輸入端與所述第三級節點連接，所述第六反相器的輸出端用于輸出第三反向時鐘信號，所述第六反相器的輸出端與所述第七反相器的輸入端連接，所述第七反相器的輸出端用于輸出第三時鐘信號，所述第七反相器的輸出端與所述第一或非門電路的第二輸入端和所述第二與非門電路的第二輸入端連接； 所述第八反相器的輸入端與所述第四節點連接，所述第八反相器的輸出端用于輸出第四反向時鐘信號，所述第八反相器的輸出端與所述第九反相器的輸入端連接，且與所述第二或非門電路的第二輸入端和所述第三與非門電路的第二輸入端連接，所述第九反相器的輸出端用于輸出第四時鐘信號； 所述第一或非門電路的輸出端與所述第十反相器的輸入端連接，所述第十反相器的輸出端用于輸出第一四相位時鐘信號； 所述第二與非門電路的輸出端與所述第十一反相器的輸入端連接，所述第十一反相器的輸出端與所述第十二反相器的輸入端連接，所述第十二反相器的輸出端用于輸出第二相位時鐘信號； 所述第二或非門電路的輸出端與所述第十三反相器的輸入端連接，所述第十三反相器的輸出端與所述第十四反相器的輸入端連接，所述第十四反相器的輸出端用于輸出第三相位時鐘信號； 所述第三與非門電路的輸出端與所述第十五反相器的輸入端連接，所述第十五反相器的輸出端用于輸出第四相位時鐘信號。3.根據權利要求2所述的非交疊四相位時鐘產生電路，其特征在于，所述第一級電路包括第二 PMOS管、第三PMOS管、第二 NMOS管和第三NMOS管，其中， 所述第二 PMOS管的柵極用于接收第一偏置電壓電路產生的第一偏置電壓，所述第二PMOS管的源極與電源連接，所述第二 PMOS管的漏極與所述第三PMOS管的源極連接，所述第三PMOS管的柵極與使能控制電路的輸出端連接，所述第三PMOS管的漏極與所述第二 NMOS管的漏極連接，所述第二 NMOS管的柵極與所述第三PMOS管的柵極連接，所述第二 NMOS管的源極與所述第三NMOS管的漏極連接，所述第三NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓，所述第三NMOS管的源極接地； 所述第二級電路包括第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中， 所述第四PMOS管的柵極用于接收第一偏置電壓電路產生的第一偏置電壓，所述第四PMOS管的源極與電源連接，所述第四PMOS管的漏極與所述第五PMOS管的源極連接，所述第五PMOS管的柵極與所述第四NMOS管的柵極連接，所述第五PMOS管的柵極與所述第四NMOS管的柵極連線的中點與所述第一級電路中第三PMOS管的漏極和所述第二 NMOS管的漏極連線的中點連線的中點作為第一級節點，所述第五PMOS管的漏極與第四NMOS管的漏極連接，所述第四NMOS管的源極與所述第六NMOS管的源極連接，所述第五NMOS管的柵極用于接收反向使能信號，所述第五NMOS管的漏極與所述第四NMOS管的柵極和所述第五PMOS管的柵極連接，所述第六NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓； 所述第三級電路包括第六PMOS管、第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管，其中， 所述第六PMOS管的柵極用于接收使能信號，所述第六PMOS管的源極與電源連接，所述第六PMOS管的漏極與所述第八PMOS管的柵極連接，所述第七PMOS管的源極與電源連接，所述第七PMOS管的柵極用于接收第一偏置電壓電路產生的第一偏置電壓，所述第七PMOS管的漏極和所述第八PMOS管的源極連接，所述第八PMOS管的漏極與所述第七NMOS管的漏極連接，所述第八PMOS管的漏極與所述第七NMOS管的漏極連線的中點與所述第二級電路中第五PMOS管的漏極和第四NMOS管的漏極連線的中點連接的中點作為第二級節點，所述第七NMOS管的柵極與所述第八PMOS管的柵極連接，所述第七NMOS管的源極與所述第八NMOS管的漏極連接，所述第八NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓，所述第八NMOS管的源極接地； 所述第四級電路包括第九PMOS管、第十PMOS管、第九NMOS管、第十NMOS管和第i^一NMOS管，其中， 所述第九PMOS管的柵極用于接收第一偏置電壓電路產生的第一偏置電壓，所述第九PMOS管的源極和電源連接，所述第九PMOS管的漏極與所述第十PMOS管的源極連接，所述第十PMOS管的柵極與所述第十NMOS管的柵極連接，所述第十PMOS管的柵極與所述第十NMOS管的柵極連線的中點和所述第三級電路中第八PMOS管的漏極和所述第七NMOS管的漏極連線的中點連接的中點作為第三級節點，所述第十PMOS管的漏極與所述第十NMOS管的漏極連接，所述第十NMOS管源極與所述第十一 NMOS管的漏極連接，所述第十PMOS管的源極與所述第十一 NMOS管的漏極連線的中點與所述時鐘頻率電路連線的中點作為第四級節點，所述第九NMOS管的柵極用于接收反向使能信號，所述第九NMOS管的漏極與所述第十NMOS管的柵極連接，所述第九NMOS管的源極接地，所述第九NMOS管的源極連接，所述第十一 NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓，所述第十一 NMOS管的源極接地。4.根據權利要求1所述的非交疊四相位時鐘產生電路，其特征在于，所述時鐘頻率電路包括第五級電路和第六級電路，其中， 所述第五級電路連接于所述第四級電路與所述第六級電路之間，所述第五級電路和所述第六級電路連線的中點為第五級節點； 所述第六級電路連接于所述第五級電路和所述使能控制電路之間，所述第六級電路和所述使能控制電路連線的中點為第六級節點。5.根據權利要求4所述的非交疊四相位時鐘產生電路，其特征在于，所述第五級電路包括第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十二 NMOS管、第十三NMOS管和第一電容，其中， 所述第十一 PMOS管的柵極用于接收使能信號，所述第十一 PMOS管的源極和電源連接，所述第十一 PMOS管的漏極與所述第十三PMOS管的柵極連接，所述第十二 PMOS管的柵極與所述第一 PMOS管的柵極連接，所述第十二 PMOS管的源極與電源連接，所述第十二 PMOS管的漏極與所述第十三PMOS管的源極連接，所述第十三PMOS管的漏極與所述第十二 NMOS管的漏極連接，所述第十二 NMOS管的源極與所述第十三NMOS管的漏極連接，所述第十三NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓，所述第十三NMOS管的源極接地，所述第一電容的第一端與所述第五級節點連接，所述第一電容的第二端接地； 所述第六級電路包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管和第二電容，其中， 所述第十四PMOS管的柵極用于接收第一偏置電壓電路產生的第一偏置電壓，所述第十四PMOS管的源極與電源連接，所述第十四PMOS管的漏極與所述第十五PMOS管的源極連接，所述第十五PMOS管的柵極與所述第十五NMOS管的柵極連接，所述第十五PMOS管的柵極與所述第十五NMOS管的柵極的連線與所述第五級電路中第十三PMOS管的漏極與所述第十二 NMOS管的源極的連線相連接的中點作為第五級節點，所述第十四NMOS管的柵極用于接收反向使能信號，所述第十四NMOS管的漏極與所述第十五NMOS管的柵極連接，所述第十四NMOS管的源極接地，所述第十五NMOS管的源極與所述第十六NMOS管的漏極連接，所述第十六NMOS管的柵極用于接收第二偏置電壓電路產生的第二偏置電壓，所述第十六NMOS管的源極接地，所述第十五PMOS管的漏極和所述第十五NMOS管的漏極連線的中點與所述使能控制電路連線的中點為第六級節點，所述第二電容的第一端與第六級節點連接，所述第二電容的第二端接地，所述第十六PMOS管的源極和電源連接，所述第十六PMOS管的柵極用于接收使能信號，所述第十六PMOS管的漏極與所述第六級節點和所述使能控制電路連線的中點連接。6.根據權利要求3所述的非交疊四相位時鐘產生電路，其特征在于，所述第一級電路、第二級電路、第三級電路和第四級電路還分別包括至少一電容，所述至少一電容的第一端與所述第一級節點、第二級節點、第三級節點和第四級節點中的任意一級節點連接，所述至少一電容的第二端接地。7.根據權利要求5或6所述的非交疊四相位時鐘產生電路,其特征在于,所述第一電容、第二電容和至少一電容包括MOS電容、M頂電容、PIP電容和MIP電容中的任意一種。8.根據權利要求4所述的非交疊四相位時鐘產生電路，其特征在于，所述時鐘頻率電路還包括至少一級電路，所述至少一級電路順次連接于所述第五級電路和第六級電路之間。
【專利摘要】本發明公開了一種非交疊四相位時鐘產生電路，所述電路包括偏置電壓電路、使能控制電路、非交疊延遲電路和時鐘頻率電路，其中，偏置電壓電路包括第一偏置電壓電路和第二偏置電壓電路，第一偏置電壓電路用于為非交疊延遲電路和時鐘頻率電路提供第一偏置電壓，第二偏置電壓電路用于為非交疊延遲電路和時鐘頻率電路提供第二偏置電壓，使能控制電路用于根據使能信號和時鐘頻率電路輸出的時鐘頻率控制非交疊延遲電路，非交疊延遲電路用于產生非交疊四相位信號，時鐘頻率電路用于產生控制非交疊四相位時鐘信號的時鐘頻率。本發明提供的非交疊四相位時鐘信號具有更好的穩定性，不隨電源電壓波動而波動。
【IPC分類】G11C16/10, G11C16/14
【公開號】CN105336368
【申請號】CN201410345853
【發明人】張現聚, 丁沖, 蘇志強, 張君宇
【申請人】北京兆易創新科技股份有限公司
【公開日】2016年2月17日
【申請日】2014年7月18日