鐘信號CLK3和第四時鐘信號CLK4之間的延遲時間，可通過調節第一恒流源D1和第二恒流源D2的電流大小，從而可以控制第一偏置電壓VBP和第二偏置電壓VBN的大小，進而可以控制對節點NI1、NI2、NI3和NI4的充放電電流的大小；此外，第一級電路131至第四級電路134中各級電路中M0S管本身存在寄生電容，通過控制第一恒流源D1和第二恒流源的電流大小，再調節各級電路中M0S管的寄生電容，從而可以調節第一時鐘信號CLK1、第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號CLK4之間的延遲時間。
[0092]所述時鐘頻率電路14用于產生控制非交疊四相位信號的時鐘頻率，圖6是本發明實施例二提供的一種非交疊四相位時鐘產生電路中所述時頻電路的結構圖，如圖6所示，時鐘頻率電路14包括第五級電路141和第六級電路142。
[0093]所述第五級電路141連接于第四級電路134與第六級電路142之間，所述第五級電路141和第六級電路142連線的中點為第五級節點NI5。
[0094]第六級電路142連接于第五級電路141和使能控制電路12之間，具體地，可連接于第五級電路141和圖4中使能控制電路的第一輸入端IN1之間，第六級電路142和使能控制電路12的第一輸入端IN1連線的中點為第六級節點NI6。
[0095]所述時鐘頻率電路14通過第五級電路141和第六級電路142產生時鐘頻率來控制整個非交疊四相位時鐘產生電路的時鐘頻率。
[0096]具體地，所述第五級電路141和第六級電路142可通過下述電路產生時鐘頻率。所述第五級電路141包括第i^一 PM0S管P11、第十二 PM0S管P12、第十三PM0S管P13、第十二NM0S管N12、第十三NM0S管N13和第一電容C1。
[0097]所述第i^一 PM0S管P11的柵極用于接收使能信號EN，具體地，可與圖4中使能控制電路的第二輸入端EN連接，第i^一 PM0S管P11的源極與第i^一 PM0S管P11的襯底和電源VDD連接，第i^一 PM0S管P11的漏極與第十三PM0S管P13的柵極連接，第十二 PM0S管P12的柵極與第一 PM0S管P1的柵極連接，第十二 PM0S管P12的源極與電源VDD連接，第十二 PM0S管P12的漏極與第十三PM0S管P13的源極連接，第十二 PM0S管P12的襯底與第十三PM0S管P13的襯底和電源VDD連接，第十三PM0S管P13的漏極與第十二 NM0S管N12的漏極連接，第十二 NM0S管N12的源極與第十三NM0S管N13的漏極連接，第十二 NM0S管N12的襯底接地，第十三NM0S管N13的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，可與圖1中第一 NM0S管的柵極連接，第十三NM0S管N13的源極和襯底接地，所述第一電容C1的第一端與第五級節點NI5連接，第一電容C1的第二端接地；
[0098]所述第六級電路142包括第十四PM0S管P14、第十五PM0S管P15、第十六PM0S管P16、第十四NM0S管N14、第十五NM0S管N15、第十六NM0S管N16和第二電容C2。
[0099]所述第十四PM0S管P14的柵極用于接收第一偏置電壓電路111產生的第一偏置電壓VBP，具體地，可與圖1中第一 PM0S管的柵極連接，第十四PM0S管P14的源極與電源VDD連接，第十四PM0S管P14的漏極與第十五PM0S管P15的源極連接，第十四PM0S管P14的襯底與第十五PM0S管P15的襯底和電源VDD連接，第十五PM0S管P15的柵極與第十五NM0S管N15的柵極連接，第十五PM0S管P15的柵極與第十五NM0S管N15的柵極的連線與第五級電路141中第十三PM0S管P13的漏極與第十二 NM0S管N12的源極的連線相連接的中點作為第五級節點NI5，第十四NM0S管N14的柵極與用于接收使能控制電路輸出的反向使能信號ENB，具體地，可與圖4中使能控制電路的第二輸出端ENB連接，第十四NM0S管N14的漏極與第十五NM0S管N15的柵極連接，第十四NM0S管N14的源極接地，第十四NM0S管N14的襯底與第十四NM0S管N14的源極連接，第十五NM0S管N15的源極與第十六NM0S管N16的漏極連接，第十五NM0S管N15的襯底接地，第十六NM0S管N16的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，可與圖1中第一 NM0S管的柵極連接，第十六NM0S管N16的源極和襯底接地，第十五PM0S管P15的漏極和第十五NM0S管N15的漏極連線的中點與使能控制電路12連線的中點為第六級節點NI6，具體地，第十五PM0S管P15的漏極和第十五NM0S管N15的漏極連線的中點與使能控制電路12的第一輸入端IN1連線的中點為第六級節點NI6，第二電容C2的第一端與第六級節點NI6連接，第二電容C2的第二端接地，第十六PM0S管P16的源極與襯底和電源VDD連接，第十六PM0S管P16的柵極用于接收使能信號EN，具體地，可與圖4中第二輸入端EN連接，第十六PMOS管P16的漏極與第六級節點NI6和使能控制電路12連線的中點連接。
[0100]所述第一電容C1和第二電容C2可以包括M0S電容、Μ頂電容、PIP電容或MIP電容中的任意一種。
[0101]需要說明的是，時鐘頻率電路14中第一電容C1和第二電容C2分別與第五級電路141和第六級電路142中各M0S管構成振蕩器，通過改變第一電容C1或第二電容C2的大小，就可以調節輸出的時鐘頻率，從而控制非交疊延遲電路13中各時鐘信號的周期。
[0102]圖7是本發明實施例二提供的一種非交疊四相位時鐘產生電路中各時鐘信號以及各相位時鐘信號的時序圖，如圖7所示。
[0103]第一時鐘信號CLK1、第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號CLK4之間出現了延遲，該延遲時間是由第一恒流源D1和第二恒流源TD以及第一級節點Nil、第二級節點NI2、第三級節點NI3和第四級節點NI4處的寄生電容的大小決定的；第一時鐘信號CLK1、第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號CLK4的時鐘頻率是由第五級節點NI5和第六級節點NI6處的第一電容C1和第二電容C2的大小來決定的，因此，通過改變第五級節點NI5和第六級節點NI6處的電容的大小，便可以調節第一時鐘信號CLK1到第四時鐘信號CLK4的時鐘頻率。
[0104]參見圖7，在T1時間段內，第一時鐘信號CLK1為高電平，第二時鐘信號CLK2、第三時鐘信號CLK3和第四時鐘信號CLK4均為低電平，因此第一反向時鐘信號CLKB1和第三時鐘信號CLK3經第一或非門電路0R1后輸出的第一四相位時鐘信號PCLK1為低電平，經第二與非門電路AND2后輸出的第二四相位時鐘信號PCLK2為高電平，第一時鐘信號CLK1和第四反向時鐘信號CLKB4經第二或非門電路0R2后輸出的第三四相位時鐘信號PCLK3為低電平，經第三與非門電路AND3后輸出的第四四相位時鐘信號PCLK4為低電平。
[0105]在T2時間段，所述第二時鐘信號CLK2經過T1時間的延遲以后變為高電平，對應的，第一四相位時鐘信號PCLK1和第二四相位時鐘信號PCLK2變為高電平，第三四相位時鐘信號PCLK3和第四四相位時鐘信號PCLK4保持T1時間段內的波形不變。
[0106]在T3時間段，所述第三時鐘信號CLK3經過T2時間的延遲以后變為高電平，所述第二四相位時鐘信號PCLK2變為低電平，第一四相位時鐘信號PCLK1、第三四相位時鐘信號PCLK3和第四四相位時鐘信號PCLK4保持T2時間段內的波形不變。
[0107]在T4時間段，第四時鐘信號CLK4經過T3時間的延遲以后變為高電平，第四四相位時鐘信號PCLK4變為高電平，第一四相位時鐘信號PCLK1、第二四相位時鐘信號PCLK2和第三四相位時鐘信號PCLK3保持T3時間段內的波形不變。
[0108]依次類推，在時鐘頻率電路14產生的時鐘頻率穩定時，非交疊延遲電路13產生的非交疊四相位時鐘信號的非交疊時間便能保持穩定，而與電源電壓的波動沒有關系。
[0109]在本實施例的一個優選實施例中，所述非交疊延遲電路13中的所述第一級電路131、第二級電路132、第三級電路133和第四級電路134還分別包括至少一電容，所述至少一電容的第一端與所述第一級節點Nil、第二級節點NI2、第三級節點NI3和第四級節點NI4中的任意一級節點連接，所述至少一電容的第二端接地。優選地，所述至少一電容可以包括M0S電容、Μ頂電容、PIP電容或MIP電容中的任意一種。
[0110]在本實施例的優選實施例中，當非交疊延遲電路13所要求的非交疊時間較長，而第一級電路131、第二級電路132、第三級電路133和第四級電路134中MOS管本身的寄生電容較小時，使得各級電路中的充放電很快結束，從而不能保證較長的非交疊時間，可以通過增加電容來延長各級電路的充放電時間，從而延長非交疊時間。
[0111]在本實施例的另一個優選實施例中，所述時鐘頻率電路14還可以包括至少一級電路，所述至少一級電路順次連接于所述第五級電路141和第六級電路142之間。
[0112]所有至少一級電路用以與所述第五級電路141和第六級電路142共同作用來決定所述時鐘頻率電路14的時鐘頻率。所述至少一級電路包含至少一 PM0S管、至少一 NM0S管和一電容，電路結構與第五級電路141和第六級電路142的結構相同。
[0113]本發明實施例二提供的非交疊四相位時鐘產生電路，由非交疊延遲電路控制非交疊四相位信號的延遲時間，由時鐘頻率電路控制非交疊四相位時鐘產生電路的時鐘頻率，使得非交疊時間和時鐘頻率之間可以相互獨立設定，只要時鐘頻率穩定，四相位之間的非交疊時間便能保持穩定，不隨電源電壓波動而波動，從而產生穩定的不隨電源電壓波動而改變的非交疊四相位時鐘信號。
[0114]以上所述僅為本發明的優選實施例，并不用于限制本發明，對于本領域技術人員而言，本發明可以有各種改動和變化。凡在本發明的精神和原理之內所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種非交疊四相位時鐘產生電路，其特征在于，所述電路包括偏置電壓電路、使能控制電路、非交疊延遲電路和時鐘頻率電路，其中， 所述偏置電壓電路包括第一偏置電壓電路和第二偏置電壓電路，所述第一偏置電壓電路和所述第二偏置電壓電路都分別與所述非交疊延遲電路和所述時鐘頻率電路連接，所述第一偏置電壓電路用于為所述非交疊延遲電路和所述時鐘頻率電路提供第一偏置電壓，所述第二偏置電壓電路用于為所述非交疊延遲電路和所述時鐘頻率電路提供第二偏置電壓； 所述使能控制電路的輸入端與所述時鐘頻率電路連接，輸出端與所述非交疊延遲電路連接，所述使能控制電路用于根據使能信號和所述時鐘頻率電路輸出的時鐘頻率控制所述非交置延遲電路； 所述非交疊延遲電路的第一端與所述偏置電壓電路連接，第二端與所述使能控制電路的輸出端連接，第三端與所述時鐘頻率電路連接，所述非交疊延遲電路用于產生非交疊四相位信號； 所述時鐘頻率電路的第一端與所述偏置電壓電路連接，第二端與所述使能控制電路連接，第三端與所述非交疊延遲電路連接，所述時鐘頻率電路用于產生控制