第三級電路133、第四級電路134、第二反相器INV02、第三反相器INV03、第四反相器INV04、第五反相器INV05、第六反相器INV06、第七反相器INV07、第八反相器INV08、第九反相器INV09、第十反相器INV010、第i^一反相器INV011、第十二反相器INV012、第十三反相器INV013、第十四反相器INV014、第十五反相器INV015、第一或非門電路0R1、第二或非門電路0R2、第二與非門電路AND2和第三與非門電路AND3。
[0076]圖5a為本發明實施例二提供的一種非交疊四相位時鐘產生電路中所述非交疊延遲電路中各級電路的結構圖，如圖5a所示，所述第一級電路131連接于第二級電路132與使能控制電路12的輸出端之間，具體地，可連接于第二級電路132與圖4中使能控制電路的第一輸出端0UT1之間，第一級電路131和第二級電路132連線的中點為第一級節點Nil ；所述第二級電路132連接于第一級電路131和第三級電路133之間，第二級電路132和第三級電路133連線的中點為第二級節點NI2 ;所述第三級電路133連接于第二級電路132和第四級電路134之間，第三級電路133和第四級電路134連線的中點為第三級節點NI3 ;所述第四級電路134連接于第三級電路133和時鐘頻率電路14之間，第四級電路134和時鐘頻率電路14連線的中點為第四級節點NI4。
[0077]圖5b為本發明實施例二提供的一種非交疊四相位時鐘產生電路中所述非交疊延遲電路中各級電路輸出各時鐘信號的電路結構圖，如圖5b所示，所述第一節點Nil與兩個串聯的反相器連接，經過第二反相器INV02生成第一反向時鐘信號CLKB1，經過第三反相器INV03生成第一時鐘信號CLK1，第二級節點NI2通過與兩個串聯的反相器連接，經過第四反相器INV04生成第二反向時鐘信號CLKB2，經過第五反相器INV05生成第二時鐘信號CLK2，第三級節點NI3與第六反相器INV06的輸入端連接，第六反相器INV06的輸出端用于輸出第三反向時鐘信號CLKB3，第六反相器INV06的輸出端與第七反相器INV07的輸入端連接，第七反相器INV07的輸出端用于輸出第三時鐘信號CLK3，第四級節點NI4與第八反相器INV08的輸入端連接，第八反相器INV08的輸出端用于輸出第四反向時鐘信號CLKB4，第八反相器INV08的輸出端與第九反相器INV09的輸入端連接，第九反相器的輸出端用于輸出第四時鐘信號CLK4。
[0078]圖5c為本發明實施例二提供的一種非交疊四相位時鐘產生電路中所述非交疊延遲電路中各級電路輸出四相位時鐘信號的電路結構圖，如圖5c所示，所述第一或非門電路0R1的第一輸入端與第四反相器INV04的輸出端連接，第一或非門電路0R1的第二輸入端與第七反相器INV07的輸出端連接，第一或非門電路0R1的輸出端與第十反相器INV010的輸入端連接，第十反相器INV010的輸出端用于輸出第一四相位時鐘信號PCLK1。即第二級節點NI2輸出的第二反向時鐘信號CLKB2和第三級節點NI3輸出的第三時鐘信號CLK3經第一或非門電路0R1后輸出第一相位時鐘信號PCLK1。
[0079]所述第二與非門電路AND2的第一輸入端與第四反相器INV04的輸出端連接，第一或非門電路0R1的第二輸入端與第七反相器INV07的輸出端連接，第二與非門電路AND2的輸出端與第i 反相器INV011的輸入端連接，第^ 反相器INV011的輸出端與所述第十二反相器INV012的輸入端連接，第十二反相器INV012的輸出端用于輸出第二四相位時鐘信號PCLK2。即第二級節點NI2輸出的第二反向時鐘信號CLKB2和第三級節點NI3輸出的第三時鐘信號CLK3經第二與非門電路AND2后輸出第二相位時鐘信號PCLK2。
[0080]所述第二或非門電路0R2的第一輸入端與第三反相器INV03的輸出端連接，第二或非門電路0R2的第二輸入端與第八反相器INV08的輸出端連接，第二或非門電路0R2的輸出端與第十三反相器INV013的輸入端連接，第十三反相器的輸出端INV013與第十四反相器INV014的輸入端連接,第十四反相器INV014的輸出端用于輸出第三相位時鐘信號PCLK3。即第一級節點Nil輸出的第一時鐘信號CLK1和第四級節點NI4輸出的第四反向時鐘信號CLKB4經第二或非門電路0R2后輸出第三相位時鐘信號PCLK3。
[0081]所述第三與非門電路AND3的第一輸入端與第三反相器INV03的輸出端連接，第三與非門電路AND3的第二輸入端與第八反相器INV08的輸出端連接，第三與非門電路AND3輸出端與第十五反相器INV015的輸入端連接,第十五反相器INV015的輸出端用于輸出第四相位時鐘信號PCLK4。即第一級節點Nil輸出的第一時鐘信號CLK1和第四級節點NI4輸出的第四反向時鐘信號CLKB4經第三與非門電路AND3后輸出第四相位時鐘信號PCLK4。
[0082]需要說明的是，上述通過改變第一偏置電路111和第二偏置電路112中恒流源的大小和/或第一級節點Nil、第二級節點NI2、第三級節點NI3以及第四級節點NI4各級電路中寄生電容的大小，來決定各級節點輸出的時鐘信號的延遲時間。
[0083]具體優選的，所述第一級電路131可包括第二 PM0S管P2、第三PM0S管P3、第二NM0S管N2和第三NM0S管N3。
[0084]其中，所述第二 PM0S管P2的柵極用于接收第一偏置電壓電路111產生的第一偏置電壓VBP，具體地，第二 PM0S管的柵極可以與圖1中第一偏置電壓電路中第一 PM0S管的柵極連接，所述第二 PM0S管P2的源極與電源VDD連接，第二 PM0S管P2的漏極與第三PM0S管P3的源極連接，第二 PM0S管P2的襯底與第三PM0S管P3的襯底和電源VDD連接，第三PM0S管P3的柵極與使能控制電路22的輸出端連接，具體地，可以與圖4中使能控制電路22的第一輸出端0UT1連接，第三PM0S管P3的漏極與第二 NM0S管N2的漏極連接，第二 NM0S管N2的柵極與第三PM0S管P3的柵極連接，第二 NM0S管N2的源極與第三NM0S管N3的漏極連接，第二 NM0S管N2的襯底接地，第三NM0S管N3的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，可與第一 NM0S管N1的柵極連接，第三NM0S管N3的源極接地，所述第三NM0S管N3的襯底接地；
[0085]所述第二級電路132包括第四PM0S管P4、第五PM0S管P5、第四NM0S管N4、第五NM0S管N5和第六NM0S管N6，其中，
[0086]第四PM0S管N4的柵極用于接收第一偏置電壓VBP，具體地，可以與圖1中第一PM0S管的柵極連接，用于輸入第一偏置電壓VBP，第四PM0S管P4的源極與電源VDD連接，第四PM0S管P4的漏極與第五PM0S管P5的源極連接，第四PM0S管P4的襯底與第五PM0S管P5的襯底和電源VDD連接，第五PM0S管P5的柵極與第四NM0S管N4的柵極連接，第五PM0S管P5的柵極與第四NM0S管N4的柵極連線的中點與第一級電路231中第三PM0S管P3的漏極和第二 NM0S管N2的漏極連線的中點連線的中點作為第一級節點NI1，第五PM0S管P5的漏極與第四NM0S管N4的漏極連接，第四NM0S管N4的源極與第六NM0S管N6的源極連接，第四NM0S管N4的襯底接地，第五NM0S管N5的柵極用于接收使能控制電路22輸出的反向使能信號ENB，具體地，可與圖4中使能控制電路的第二輸出端ENB連接，第五NM0S管N5的漏極與第四NM0S管N4的柵極和第五PM0S管P5的柵極連接，第五NM0S管N5的源極和襯底接地，第六NM0S管N6的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，可以和圖1中第二偏置電壓電路112中第一 NM0S管N1的柵極連接，第六NM0S管N6的源極和襯底接地；
[0087]所述第三級電路133包括第六PM0S管P6、第七PM0S管P7、第八PM0S管P8、第七NM0S管N7和第八NM0S管N8，其中，
[0088]第六PM0S管P6的柵極用于接收使能信號EN，具體地，可以與圖4中使能控制電路的第二輸入端ΕΝ連接，第六PMOS管Ρ6的源極與電源VDD連接，第六PMOS管Ρ6的漏極與第八PMOS管Ρ8的柵極連接，第六PMOS管Ρ6的襯底接地，第七PMOS管Ρ7的源極和襯底與電源VDD連接，第七PMOS管Ρ7的柵極用于接收第一偏置電壓電路111產生的第一偏置電壓VBP，具體地，可與第一 PMOS管的柵極連接，用于輸入第一偏置電壓VBP，第七PMOS管Ρ7的漏極和第八PMOS管Ρ8的源極連接，第七PMOS管Ρ7的襯底與第八PMOS管Ρ8的襯底和電源VDD連接，第八PMOS管Ρ8的漏極與第七NMOS管Ν7的漏極連接，第八PMOS管Ρ8的漏極與第七NMOS管Ν7的漏極連線的中點與第二級電路232中第五PMOS管Ρ5的漏極和第四NMOS管Ν4的漏極連線的中點連接的中點作為第二級節點ΝΙ2，第七NMOS管Ν7的柵極與第八PMOS管Ρ8的柵極連接，第七NMOS管Ν7的源極與第八NMOS管Ν8的漏極連接，第七NMOS管Ν7的襯底接地，第八NMOS管Ν8的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，可以圖1中第二偏置電壓電路112中的第一 NMOS管Ν1的柵極連接，第八NMOS管Ν8的源極和襯底接地；
[0089]所述第四級電路134包括第九PM0S管Ρ9、第十PM0S管Ρ10、第十NM0S管Ν10和第i^一 NM0S管N11，其中，
[0090]第九PM0S管N9的柵極用于接收第一偏置電壓電路111產生的第一偏置電壓VBP,具體地，可以與圖1中第一 PM0S管的柵極連接，第九PM0S管P9的源極與第十PM0S管P10的襯底和電源VDD連接，第九PM0S管P9的漏極與第十PM0S管P10的源極連接，第十PM0S管P10的柵極與第十NM0S管N10的柵極連接，第十PM0S管P10的柵極與第十NM0S管N10的柵極連線的中點和第三級電路133中第八PM0S管P8的漏極和第七NM0S管P7的漏極連線的中點連接的中點作為第三級節點NI3，第十PM0S管P10的漏極與第十NM0S管N10的漏極連接，第十NM0S管N10源極與第i^一 NM0S管Nil的漏極連接，第十PM0S管P10的源極與第十一 NM0S管Nil的漏極連線的中點與所述時鐘頻率電路14連線的中點作為第四級節點NI4，第十NM0S管N10的襯底接地，第九NM0S管N9的柵極用于接收使能控制電路12輸出的反向使能信號ENB，具體地，可與圖4中第二輸出端ENB連接，第九NM0S管N9的漏極與第十NM0S管N10的柵極連接，第九NM0S管N9的源極接地，第九NM0S管N9的襯底與第九NM0S管N9的源極連接，第i^一 NM0S管Nil的柵極用于接收第二偏置電壓電路112產生的第二偏置電壓VBN，具體地，第十一 NM0S管的柵極可以與第一 NM0S管N1的柵極連接，第i^一 NM0S管Nil的源極和襯底接地。
[0091]需要說明的是，所述第一級節點Nil、第二級節點NI2、第三級節點NI3和第四級節點NI4處分別生成的第一時鐘信號CLK1、第二時鐘信號CLK2、第三時