再需要修改電路，只需修改控制指令或 者約束文件就能夠實現，大大縮短了產品的研發周期和升級周期，可控性更高。
[0066] 實施例2:
[0067] 如圖8所示，本例還提供一種FPGA大型音頻通道路由矩陣的路由方法，用于實現如 實施例1所述的FPGA大型音頻通道路由矩陣的路由交換，并包括W下步驟：
[0068] 步驟SI,啟動，通過所述RAM等待所述控制模塊的控制命令，直到接收到控制命令 后跳轉至步驟S2;
[0069] 步驟S2,所述FPGA路由矩陣模塊通過RAM和控制寄存器解析控制指令；
[0070] 步驟S3,所述FPGA路由矩陣模塊根據解析后的控制指令實現路由切換；
[0071] 其中，所述RAM設置有地址循環的讀指針，將所述讀指針作為配置RAM的讀地址，讀 取所述讀指針對應的數據就是輸出通道對應接收輸入的通道號，進而通過讀指針實現步驟 S3所述的路由交換。
[0072] 運里需要說明下的是圖8的工作流程圖，該工作流程圖只是說明FPGA路由矩陣模 塊在處理音頻矩陣路由的一個過程，其中各個模塊的處理都是并行執行的，并不是串行執 行的；而且每個通道相互獨立，不影響，都是并行實時進行的。
[0073] W上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定 本發明的具體實施只局限于運些說明。對于本發明所屬技術領域的普通技術人員來說，在 不脫離本發明構思的前提下，還可W做出若干簡單推演或替換，都應當視為屬于本發明的 保護犯i圍。
【主權項】
1. 一種FPGA大型音頻通道路由矩陣，其特征在于，包括:FPGA路由矩陣模塊、模擬輸入 模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊，所述模擬輸入模塊、模 擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊分別與所述FPGA路由矩陣模塊 相連接;其中，所述FPGA路由矩陣模塊內部包括控制寄存器和用于實現路由配置的RAM，所 述FPGA路由矩陣模塊將接收到的數據按順序排列，然后在FPGA路由矩陣模塊內部開辟一個 用于實現路由配置的RAM以存儲路由配置信息，所述RAM中的路由配置信息通過所述控制模 塊寫入至FPGA路由矩陣模塊中，所述FPGA路由矩陣模塊收到所述控制寄存器的解析指令后 送到RAM中存儲起來。2. 根據權利要求1所述的FPGA大型音頻通道路由矩陣，其特征在于，所述FPGA路由矩陣 模塊所采用的音頻參考時鐘為網絡音頻時鐘、本地晶振時鐘和級聯線路時鐘中的一種，當 一個網絡音頻模塊與其他網絡音頻模塊正常連接時，所述FPGA路由矩陣模塊選擇網絡音頻 時鐘作為系統的工作時鐘；當所述網絡音頻模塊之間連接異常時，根據用戶配置的音頻參 考時鐘作為系統的工作時鐘。3. 根據權利要求1所述的FPGA大型音頻通道路由矩陣，其特征在于，所述FPGA路由矩陣 模塊分別對模擬輸入模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊和級聯模塊的各個音頻 通道進行一一的編碼地址排列，所述控制模塊通過SPI接口給FPGA路由矩陣模塊發送控制 命令的路由配置信息;所述路由配置信息包括控制參數和路由參數;所述控制命令包括四 個字節，前兩個字節為控制字節，所述控制字節包括1個讀寫位和15個地址位，所述控制字 節的最高位為讀寫位，所述控制字節的后15位為地址位;后兩個字節為數據。4. 根據權利要求1所述的FPGA大型音頻通道路由矩陣，其特征在于，所述RAM為FPGA路 由矩陣模塊的數據存儲中心，所述RAM通過時分復用的掃描方式分別讀取所述模擬輸入模 塊、DSP模塊、網絡音頻模塊和級聯模塊的輸入數據，所述RAM通過時分復用的掃描方式將輸 出數據分別寫入至所述模擬輸出模塊、DSP模塊、網絡音頻模塊和級聯模塊。5. 根據權利要求1所述的FPGA大型音頻通道路由矩陣，其特征在于，所述模擬輸入模 塊、模擬輸出模塊和DSP模塊的數量均為兩個以上，所述兩個以上的模擬輸入模塊、模擬輸 出模塊和DSP模塊均通過可插拔接口與所述FPGA路由矩陣模塊相連接。6. 根據權利要求1至5任意一項所述的FPGA大型音頻通道路由矩陣，其特征在于，所述 FPGA路由矩陣模塊還包括第一先進先出緩沖模塊和第二先進先出緩沖模塊，所述模擬輸入 模塊通過第一先進先出緩沖模塊連接至所述FPGA路由矩陣模塊的RAM，所述RAM通過第二先 進先出緩沖模塊連接至所述模擬輸出模塊。7. 根據權利要求6所述的FPGA大型音頻通道路由矩陣，其特征在于，所述FPGA路由矩陣 模塊還包括用于實現數據輸入的第三先進先出緩沖模塊和用于實現數據輸出的第四先進 先出緩沖模塊，所述DSP模塊分別通過所述第三先進先出緩沖模塊和第四先進先出緩沖模 塊與所述RAM相連接。8. 根據權利要求7所述的FPGA大型音頻通道路由矩陣，其特征在于，所述FPGA路由矩陣 模塊還包括用于實現數據輸入的第五先進先出緩沖模塊和用于實現數據輸出的第六先進 先出緩沖模塊，所述網絡音頻模塊分別通過所述第五先進先出緩沖模塊和第六先進先出緩 沖模塊與所述RAM相連接。9. 根據權利要求8所述的FPGA大型音頻通道路由矩陣，其特征在于，所述FPGA路由矩陣 模塊還包括用于實現數據輸入的第七先進先出緩沖模塊和用于實現數據輸出的第八先進 先出緩沖模塊，所述級聯模塊分別通過所述第七先進先出緩沖模塊和第八先進先出緩沖模 塊與所述RAM相連接。10.-種FPGA大型音頻通道路由矩陣的路由方法，其特征在于，用于實現如權利要求1 至9任意一項所述的FPGA大型音頻通道路由矩陣的路由交換，并包括以下步驟： 步驟S1，啟動，通過所述RAM等待所述控制模塊的控制命令，直到接收到控制命令后跳 轉至步驟S2; 步驟S2，所述FPGA路由矩陣模塊通過配置RAM和控制寄存器解析控制指令； 步驟S3,所述FPGA路由矩陣模塊根據解析后的控制指令實現路由切換； 其中，所述RAM設置有地址循環的讀指針，將所述讀指針作為配置RAM的讀地址，讀取所 述讀指針對應的數據就是輸出通道對應接收輸入的通道號，進而通過讀指針實現步驟S3所 述的路由交換。
【專利摘要】本發明提供一種FPGA大型音頻通道路由矩陣及其路由方法，所述FPGA大型音頻通道路由矩陣包括：FPGA路由矩陣模塊、模擬輸入模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊，所述模擬輸入模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊分別與所述FPGA路由矩陣模塊相連接；其中，所述FPGA路由矩陣模塊內部包括控制寄存器和用于實現路由配置的RAM，所述RAM中的路由配置信息通過所述控制模塊寫入至FPGA路由矩陣模塊中，所述FPGA路由矩陣模塊收到所述控制寄存器的解析指令后送到RAM中存儲起來。本發明通過FPGA路由矩陣實現大型音頻通道矩陣路由，大大提高其靈活性。
【IPC分類】H04R3/00
【公開號】CN105635909
【申請號】CN201510979820
【發明人】劉建威
【申請人】深圳市東微智能科技有限公司
【公開日】2016年6月1日
【申請日】2015年12月23日