一種fpga大型音頻通道路由矩陣及其路由方法
【技術領域】
[0001] 本發明設及一種音頻交換矩陣，尤其設及一種FPGA大型音頻通道路由矩陣，并設 及該FPGA大型音頻通道路由矩陣的路由方法。
【背景技術】
[0002] 現有的音頻處理器(比如DSP)能處理的音頻數據通道數有限，而且接口有限，無法 接收數量巨大的音頻通道，更沒辦法實現音頻通道的矩陣路由；現有的音頻通道路由都采 用傳統的DSP進行直接處理，能處理的路數非常少，且延時大；如果是幾個級聯起來處理音 頻通道，硬件成本將劇增，而且在技術方面更難的實現，不僅僅在硬件系統上很復雜，軟件 也是難W實現，能處理的通道數非常有限，更加致命的是音頻(聲音）的延時也是成倍的增 加，運樣的音頻處理器就算做出來了，也是一個讓用戶無法接受的一個結果。
【發明內容】
[0003] 本發明所要解決的技術問題是需要提供一種能夠實現路由交換，降低成本降低技 術難度且能夠使得靈活性大大提高的大型音頻通道矩陣，并提供其路由方法。
[0004] 對此，本發明提供一種FPGA大型音頻通道路由矩陣，包括:FPGA路由矩陣模塊、模 擬輸入模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊，所述模擬輸入 模塊、模擬輸出模塊、DSP模塊、網絡音頻模塊、級聯模塊和控制模塊分別與所述FPGA路由矩 陣模塊相連接;其中，所述FPGA路由矩陣模塊內部包括控制寄存器和用于實現路由配置的 RAM，所述FPGA路由矩陣模塊將接收到的數據按順序排列，然后在FPGA路由矩陣模塊內部開 辟一個用于實現路由配置的RAMW存儲路由配置信息，所述RAM中的路由配置信息通過所述 控制模塊寫入至FPGA路由矩陣模塊中，所述FPGA路由矩陣模塊收到路由控制命令后送到 RAM中存儲起來。
[0005] 本發明的進一步改進在于，所述FPGA路由矩陣模塊所采用的音頻參考時鐘為網絡 音頻時鐘、本地晶振時鐘和級聯線路時鐘中的一種，當一個網絡音頻模塊正常連接至其他 網絡音頻模塊時，所述FPGA路由矩陣模塊選擇網絡音頻時鐘作為系統的工作時鐘，當所述 網絡音頻模塊之間連接異常時，根據用戶配置的音頻參考時鐘作為系統的工作時鐘。
[0006] 本發明的進一步改進在于，所述FPGA路由矩陣模塊分別對模擬輸入模塊、模擬輸 出模塊、DSP模塊、網絡音頻模塊和級聯模塊的各個音頻通道進行一一的編碼地址排列，所 述控制模塊通過SPI接口給FPGA路由矩陣模塊發送控制命令的路由配置信息;所述路由配 置信息包括控制參數和路由參數;所述控制命令包括四個字節，前兩個字節為控制字節，所 述控制字節包括1個讀寫位和15個地址位，所述控制字節的最高位為讀寫位，所述控制字節 的后15位為地址位;后兩個字節為數據。
[0007] 本發明的進一步改進在于，所述RAM為FPGA路由矩陣模塊的數據存儲中屯、，所述 RAM通過時分復用的掃描方式分別讀取所述模擬輸入模塊、DSP模塊、網絡音頻模塊和級聯 模塊的輸入數據，所述RAM通過時分復用的掃描方式將輸出數據分別寫入至所述模擬輸出 模塊、DSP模塊、網絡音頻模塊和級聯模塊。在本發明中，所有的音頻通道格式優選采用48K 或者96K的采樣率，在所述RAM中，數據從進來到輸出的時間優選為（l/48k)*2，約41.7US;如 果采樣率是96K，則數據從進來到輸出的時間優選為20.83US。
[0008] 本發明的進一步改進在于，所述模擬輸入模塊、模擬輸出模塊和DSP模塊的數量均 為兩個W上，所述兩個W上的模擬輸入模塊、模擬輸出模塊和DSP模塊均通過可插拔接口與 所述FPGA路由矩陣模塊相連接。
[0009] 本發明的進一步改進在于，所述FPGA路由矩陣模塊還包括第一先進先出緩沖模塊 和第二先進先出緩沖模塊，所述模擬輸入模塊通過第一先進先出緩沖模塊連接至所述FPGA 路由矩陣模塊的RAM,所述RAM通過第二先進先出緩沖模塊連接至所述模擬輸出模塊。
[0010] 本發明的進一步改進在于，所述FPGA路由矩陣模塊還包括用于實現數據輸入的第 S先進先出緩沖模塊和用于實現數據輸出的第四先進先出緩沖模塊，所述DSP模塊分別通 過所述第=先進先出緩沖模塊和第四先進先出緩沖模塊與所述RAM相連接。
[0011] 本發明的進一步改進在于，所述FPGA路由矩陣模塊還包括用于實現數據輸入的第 五先進先出緩沖模塊和用于實現數據輸出的第六先進先出緩沖模塊，所述網絡音頻模塊分 別通過所述第五先進先出緩沖模塊和第六先進先出緩沖模塊與所述RAM相連接。
[0012] 本發明的進一步改進在于，所述FPGA路由矩陣模塊還包括用于實現數據輸入的第 屯先進先出緩沖模塊和用于實現數據輸出的第八先進先出緩沖模塊，所述級聯模塊分別通 過所述第屯先進先出緩沖模塊和第八先進先出緩沖模塊與所述RAM相連接。
[0013] 本發明還提供一種FPGA大型音頻通道路由矩陣的路由方法，用于實現如上所述的 FPGA大型音頻通道路由矩陣的路由交換，并包括W下步驟：
[0014] 步驟SI,啟動，通過所述RAM等待所述控制模塊的控制命令，直到接收到控制命令 后跳轉至步驟S2;
[0015] 步驟S2,所述FPGA路由矩陣模塊通過配置RAM和控制寄存器解析控制指令；
[0016] 步驟S3,所述FPGA路由矩陣模塊根據解析后的控制指令實現路由切換；
[0017] 其中，所述RAM設置有地址循環的讀指針，將所述讀指針作為配置RAM的讀地址，讀 取所述讀指針對應的數據就是對應的輸出通道對應接收輸入的通道號，進而通過讀指針實 現步驟S3所述的路由交換。
[0018] 與現有技術相比，本發明的有益效果在于:通過FPGA交換矩陣處理大型音頻通道 矩陣的路由，使得其靈活性大大提高，延時達到微秒級，能夠處理的音頻通道數達到600* 600W上，同時還降低了成本;在此基礎上，相對于傳統的固有電路設計，后續改進和升級不 再需要修改電路，只需修改控制指令或者約束文件就能夠實現，大大縮短了產品的研發周 期和升級周期，可控性更高。
【附圖說明】
[0019] 圖1是本發明一種實施例的系統結構示意圖；
[0020] 圖2是本發明一種實施例的系統結構圖；
[0021] 圖3是本發明一種實施例的FPGA路由矩陣模塊的控制命令的時序控制示意圖；
[0022] 圖4是本發明一種實施例的FPGA路由矩陣模塊分別與模擬輸入模塊和模擬輸出模 塊之間實現通信的時序圖；
[0023] 圖5是本發明一種實施例的FPGA路由矩陣模塊與網絡音頻模塊之間實現通信的時 序圖；
[0024] 圖6是本發明一種實施例的FPGA路由矩陣模塊與級聯模塊之間實現通信的時序 圖；
[0025] 圖7是本發明一種實施例的FPGA路由矩陣模塊與DSP模塊之間實現通信的時序圖； [00%]圖8是本發明另一種實施例的工作流程示意圖。
【具體實施方式】
[0027]下面結合附圖，對本發明的較優的實施例作進一步的詳細說