路。
[0036]所示出的系統200實施具有多路轉換器202和調諧加法器204的抖動電路。如圖2所示，多路復用器202可選擇兩個值中的一個，諸如K和O。K值可由累加器寄存器208具有的比特數目和系統晶體頻率CLK來確定。例如，系統200的示例實施方式可以具有具有18位的數據速率累加器寄存器208，26MHz的系統晶體頻率，以及每秒100比特(bps)的數據速率。正如在前面所討論的例子中，計數器可以計數到每比特260000，雖然數據速率累加器寄存器208具有可計數到262143的18比特。當模數(例如，260000)僅使用數字方案的一部分，其范圍從O至2n-1 (例如，262143)，在數字方案的整個范圍分發累加器數字用于過采樣時鐘產生也可以是有益的。為了使每比特計數器的值或模數(例如，260000)接近最大可計數寄存器值(例如，262143)，調整值K可以在調諧加法器204被添加到數據速率。調整值K可以在N倍的數據速率(數據速率xN)的速率添加，因為多路轉換器202接收數據速率χΝ時鐘信號并在K和O之間抖動。在該示例中，調整值K可以是66，以及數據速率xN信號可以是數據速率x32，在這種情況下，計數器可以計數到260000+66x32 = 262112，其接近262143。當模數和最大可計數寄存器的值之間的差減小，可使用數據速率累加器寄存器208的整個范圍，具有輸出時鐘信號的最小誤差，例如。在其他實施例中，不同的調整值K和/或數據速率的不同倍數N可用于進一步減小差值。在其他實施例中，計數器復位電路(其結合圖4A-4B說明)也可以用來代替或與抖動電路配合使用。
[0037]參考圖3，在下面描述示出了實施例的時鐘發生系統的另一部分的示意性框圖。示出的系統300可以是⑶R時鐘使能發生器106 (圖1A、1C)的示例實施方式的一部分。在一個實施方案中，如圖3所示，系統300可以包括18位累加器，具有分別標記為O到17的18位的18個寄存器。在另一個實施例中，系統300的累加器可以具有不同于圖3所示的比特數目。在圖3所示的示例時鐘發生系統的一部分可包括多個單位寄存器和一個或多個邏輯電路，以產生一個或多個輸出時鐘。特別是，示出的系統300包括單個18位寄存器和三個邏輯電路，其每一個包括反相器和AND門。三個邏輯電路可以用作邊緣檢測器。在其他實施例中，單比特寄存器的數目和邏輯電路的數目可以是不同的。在其它實施例中，邏輯電路或邊緣檢測器可以使用除了逆變器或AND門的其他電路元件實現。系統300然后輸出一個或多個時鐘信號(諸如，時鐘信號302、304和306)通過一個或多個相應的寄存器。
[0038]為了便于說明，系統300示出三個輸出時鐘信號302、304和306，以及系統300可具有更多或更少數量的輸出時鐘信號。時鐘信號302例如基于18位寄存器的當前和之前的第13位(從最低有效位，或LSB)值產生，諸如數據速率累加器寄存器208 (圖2)。18位寄存器的第13位(從LSB)在O和I之間振蕩，以32乘以數據速率的速率，因為2(18 13) = 2 5=32。同樣地，時鐘信號304例如基于18位寄存器的當前和之前的第12位(從LSB)值產生。因此，輸出時鐘信號304是在64乘以數據速率，因為2(18 12)= 2 6= 64。同樣地，時鐘信號306是在128倍的數據速率，并且隨著更多的邏輯電路被添加到累加器的更多比特，該系統300可在理論上產生高達2n倍的數據速率的時鐘信號，其中η是累加寄存器的比特數減去一(例如，對于18位寄存器的17)。在利用全范圍的最大可計數累加器寄存器值(例如，在上述的例子262143)的實施例中，基于LSB到最高有效位(MSB)的所有時鐘可被精確地產生。在不利用的全部范圍內的最大可計數累加器寄存器值的實施例中，輸出時鐘到數據速率的某個倍數可以精確地使用系統300結合使用例如上文結合圖2描述的抖動電路產生。
[0039]圖4A-4C示出本文所描述的時鐘發生系統的各種示例實施方式。雖然在圖4A-4C中示出的系統包括某些信號的具體比特數量，但在其它實施例中，本文所描述的時鐘發生系統可使用不同于圖4A-4C中所示的信號的數字信號來實現。在一個實施例中，圖4A-4C所示的系統可以實現恒模(如26萬)和可擴展的時鐘輸入端(例如，以l/fxtal因子)。在另一個實施例中，圖4A-4C所示的系統可實現可編程模數和可調整的時鐘輸入，在這種情況下，最大累加器計數值(accum_max_count)可以是可編程的。在另一個實施例中，圖4A-4C示出的系統可以實現可編程模數和恒定時鐘輸入。
[0040]參考圖4A，下面描述示出時鐘發生系統的示例實施方式的示意框圖。時鐘使能產生系統106a可以是圖1A、IC的⑶R時鐘使能發生器106的示例實施方式。圖4A包括時鐘啟用產生系統106a和數據速率校正/支持模塊404。數據速率校正/支持模塊404可包括數據速率校正模塊112 (圖1)和如上所述的分數數據速率支持模塊114 (圖1)的一個或多個特征。圖4A中示出的系統還包括通過因子l/fxtal縮放輸入時鐘信號input clk，基于數據速率校正/支持模塊404的data rate信號產生effective data rate信號。該因子的確定可類似于結合圖1討論的如何確定縮放因子。時鐘使能產生系統106A包括計數器復位電路402，以及上文結合圖2-3所討論的累加器和邏輯功能。
[0041]計數器復位電路402可以具有恒定的模數，或最大累加器計數值(aCCum_max_count)。計數器復位電路402還可以包括如圖4A中所示的比較器和多路轉換器，以確定累加數據速率計數器的值是否大于所述恒定模數。如果計數器復位電路402確定累加器計數器值大于恒定模數，計數器復位電路402可以將累加器計數器值復位為零。例如，如果數據速率是100bps，以及系統晶體頻率為26MHz，可以選擇260000的恒定模數。假定時鐘累加器使能發生系統106A具有足夠的比特數(例如，至少18比特)，計數器復位電路402可經配置以在計數值達到260000之后將累加器計數器復位到零。這樣，圖4A所示的系統可以實現恒模和可擴展的時鐘輸入。
[0042]參考圖4B，在下面描述示出時鐘發生系統的另一示例性實施方式的示意性框圖。圖4B中示出的系統包括時鐘啟用產生系統106a和上文結合4A圖所討論的數據傳輸速率校正/支持模塊404。不像圖4A所示的系統，圖4B的時鐘使能生成系統106A接收來自數據速率校正/支持模塊404的數據速率信號，而無需縮放數據速率。這樣，圖4B所示的系統可以恒定的時鐘輸入實現可編程模數。
[0043]參考圖4C，將在下面描述時鐘發生系統的另一示例性實施方式的示意框圖。時鐘使能產生系統106b可以是圖1A，IC的⑶R時鐘使能發生器106的另一示例實施方式。圖4C包括時鐘啟用產生系統106b和上文結合圖4A-4B討論的數據速率校正/支持模塊404。時鐘使能發電系統106B還包括上文結合圖2-3所討論的累加器和邏輯功能。時鐘使能產生系統106b可實現是二的乘方的可編程模數，和時鐘使能產生系統106b可以在沒有計數器復位電路402的情況下實現。當模數為二的乘方，時鐘發生寄存器系統106b中的計數器復位，因為計數器累加并達到最大，以及復位電路可不是必需的。
[0044]參考圖5，下文將描述示出實力時鐘產生的時序圖。示出的圖顯示具有CDR NCO的本文公開的示例實施方式，類似于結合IA圖所討論的，在32倍的數據速率運行和累加器在26MHz相加數據速率。在這個例子中，如標有“數據速率”的第一行所示，圖5所示的時間段是數據信號的一位周期，并在此期間，本文公開的時鐘發生系統累積高達約262，000。根據如上所述累加器的不同位，可以生成數據速率的倍數的多個時鐘信號。在本示例中，基于18位寄存器的第13位，可產生標記為“DRX32”的32倍的數據速率的時鐘信號。同樣，如圖5所示，數據速率的其它倍數的時鐘信號可以基于累加器的不同比特來生成。
[0045]參考圖6，將在下面描述示例時鐘發生系統的性能的曲線圖。該圖具有水平或X軸范圍從25MHz至55MHz的輸入晶體頻率，和垂直或y軸每秒兆位(Mbps)的數據速率倍數的頻率。該圖說明如本文所公開地基于0.1Mbps的數據傳輸速率產生的多個時鐘信號。例如，基于0.1Mbps的數據速率，3.2Mbps (32倍的數據速率)，可以產生具有一定范圍的輸入晶體頻率的1.6Mbps (16倍的數據速率)，0.8Mbps (8倍的數據速率)，0.4Mbps時鐘信號(4-倍的數據速率)，以及0.2Mbps (2倍的數據速率)。當數據速率除以晶體頻率時，由于時鐘產生可涉及丟棄分數位，晶體頻率和數據速率