被設計為使用10bps的單元步驟，并且目標數據速率可以是32768bps。沒有分數數據速率支持系統，CDR系統必須進行編程，以使用32700bps或32800bps以近似32768bps。相反，在本示例中，分子寄存器可以可以被設定在68，和分母設定在100。分子值隨時間積累，并且超過分母值的累積分子值被計算。每當累計分子值超過分母值，調整數據速率被設定在編程數據速率增加一個單元步驟。隨著時間的推移，在上面的例子中的數據速率將在68%的時間為32800bps和在32%的時間為32700bps ;因此，接近近似32768bps。上述關于分數數據速率支持模塊114的描述僅是在兩個數據速率之間交替、或者抖動的實施例，以實現分數數據速率。比特數例如可以不同于上述示例；該兩種數據速率例如可以是一個以上的單元步驟；和抖動例如可以在相反的方向實現。
[0026]時鐘產生系統150可產生時鐘信號N乘以數據速率。時鐘產生系統150可接收data rate信號，它可以是由數據速率校正模塊112的校正數據速率或由所述分數數據速率支持模塊114的調整數據速率，時鐘產生系統150也可以從處理器(未示出)接收縮放因子以乘以數據速率信號，以產生被輸入到⑶R時鐘使能發生器106的effective data rate信號。在一些實現方式中，專用硬件塊可以執行計算，而不是處理器。在一些實施例中，時鐘產生系統150可以不被配置以縮放輸入數據速率，在這種情況下，effective data rate信號將是相同的data rate信號。時鐘產生系統150可以輸出xNdr_clk信號到⑶R模塊110。xN dr_clk信號是時鐘信號N乘以有效數據速率。在替代實施例中，CDR時鐘使能發生器106和時鐘門單元108可經配置以產生有效數據速率不同的倍數(諸如，xl6、x32、x64等等)的多個xN dr_clk信號。時鐘發生系統150的進一步細節結合圖1C進行說明如下。
[0027]參照圖1B，將在下面描述示出收發器系統的示意性框圖，其包括另一示例時鐘產生系統。示出的收發信機系統130包括過采樣時鐘產生系統132、時鐘和數據恢復系統136、發射器子系統134和接收器子系統138。過采樣時鐘產生系統132可以基本上類似于時鐘發生系統150 (圖1A，1C)實施，所述時鐘發生系統150在數據速率或有效數據速率的不同倍數產生多個xN dr_clk信號(圖1A)。過采樣時鐘產生系統132可以向時鐘和數據恢復系統136輸出數據速率(或有效數據速率)的倍數的多個時鐘信號，諸如“數據速率x2”、“數據速率x4”，…“數據速率x2048”，如圖1B所示。在一些實施例中，時鐘和數據恢復系統136可以包括模塊，諸如CDR模塊110(圖1A)、數據速率校正模塊112(圖1A)、分數數據速率支持模塊114(圖1A)，以及結合圖1A所討論的其他模塊。
[0028]發射器子系統134可以接收來自時鐘和數據恢復系統136的發送數據時鐘信號和來自過采樣時鐘產生系統132的多個時鐘信號。發射器子系統134可以被配置為使用如圖1B所示的發射天線發送信號。可替代地，傳輸信道可以是電線或光纖。
[0029]接收器子系統138可以接收來自時鐘和數據恢復系統136的數據時鐘信號和過采樣時鐘產生系統132的多個時鐘信號。使用圖1B所示的接收天線或經由有線或光學連接，接收器子系統138可以被配置為接收信號。示出的系統130可具有如下優勢:具有通過時鐘和數據恢復系統136產生的多個時鐘信號，可用于使用本文公開的時鐘設計的發射器子系統134和接收器子系統138。此外，由時鐘和數據恢復系統136所產生的多個時鐘信號可用于其他電路，諸如過采樣濾波器、解調器以及串行器。
[0030]參考圖1C，將在下面描述示出圖1A的示例時鐘發生系統150的示意性框圖。時鐘產生系統150可接收來自處理器(未示出)的縮放因子152和數據速率154，如圖1A所示。在一些實施方式中，專用硬件塊可用于代替所述處理器。有效數據速率156從數據速率154和比例因子152的乘法產生。在一些實施例中，比例因子152的值可以是一，或示出的系統150可省略縮放功能，并且該數據速率154和有效的數據速率156可以是相同的。CDR時鐘使能發生器106可接收有效數據速率156、累加器最大計數(accum_max_count)信號158和時鐘信號162。時鐘使能發生器106可以輸出N時間數據速率(xN dr_clk_req)所需信號164到時鐘門單元108。時鐘門單元108還可以接收復位信號168和時鐘信號162。復位信號168可以異步復位時鐘門單元108的觸發器。時鐘門單元可以產生xNdr_clk_req信號170，它是從時鐘產生系統150輸出，也如圖1A所示。
[0031]縮放因子152可用于調整數據速率154，以產生有效的數據速率156。縮放因子152可通過處理器部分基于系統晶體頻率、累加器最大計數信號158和累加器最大計數信號158的可編程性確定。例如，26MHz的晶體和18位累加器可在一個實施方式中使用，和累加器最大計數信號158 (它可以作為除法的模數)可以在實施方式中設置在260000。在該示例中，代替26MHz的晶體，例如可使用52MHz的晶體，縮放因子152設定為1/2，而不需要進一步改變比特選擇。縮放因子152可提供輸入晶體頻率的多樣性，因為縮放因子152可用于調整基于晶體頻率的數據速率。在本示例中，例如，在26MHz增量為I的累加器寬度會導致每秒100比特(bps)的數據速率。在一些實施例中，應用縮放因子152可使用移位寄存器執行。
[0032]⑶R時鐘使能發生器106可結合圖圖2和3所示描述的特征的各種方式來實現。⑶R時鐘使能發生器106的示例實施方式進一步示于下面圖4A-4C。在一些實施例中，⑶R時鐘使能發生器106可以輸出多個xNdr_clk_req信號164，因此時鐘產生系統150可以向其他模塊(諸如，在圖1A-1B中所示以及結合圖1A-1B所討論的模塊)輸出多個時鐘信號xNdr_clk0有關⑶R時鐘使能發生器106的具體實施細節將在下面結合圖2-4C所討論。在一些實施例中，結合下面圖2-4C描述的多個特征可組合以實現⑶R時鐘允許發生器106。
[0033]例如，時鐘門單元108可經配置以啟用或禁用由⑶R時鐘使能發生器106產生的多個時鐘信號，以降低功耗。按照并入在此公開的時鐘產生特征的系統100(圖1A)和130 (圖1B)的需要，時鐘門單元108可以接收多個xN dr_clk_req信號164和啟用或禁用每個 xN dr_clk_req 信號 164。
[0034]參考圖2，下面描述示出示例時鐘發生系統的一部分的示意性框圖。示出的系統200可以是⑶R時鐘使能發生器106 (圖1A，1C)的示例實施方式的一部分。示出的系統200包括多路轉換器202、加法器調諧器204、累加器加法器206和數據速率累加寄存器208。如結合圖1A和IC描述，系統200接收數據速率或有效數據速率信號，通過抖動修改數據速率或有效數據速率信號以產生調諧字，并累積調諧字以產生累加器輸出。在一個實施例中，如圖2所示，系統200可包括16位的數據速率輸入和18位的累加器輸出，而在其它實施例中，數據速率輸入和累加器輸出的每個可具有比圖2中所示那些不同的比特數。比特數可以在很寬范圍內變化。
[0035]所示出的系統200實施具有累加器加法器206和數據速率累加寄存器208的累加器。數據速率累加器寄存器208也接收系統時鐘信號，其可以例如是在系統晶體頻率。因為數據速率累加器寄存器208在時鐘信號的每個周期累加輸入數據速率值，數據速率累加器的輸出的每個比特值寄存器208可具有多個輸入數據速率值的頻率。例如，如果到數據速率累加器寄存器208的輸入時鐘是26兆赫和數據速率是100bps，累加器輸出將在26MHz/100bps的速率積累比特，假定寄存器具有足夠的位數，這可產生高達每比特260000的計數器值。這樣，最大計數值或模數可以根據所輸入的時鐘和數據速率決定。在上面的例子中，模數可設定在260000。如果數據速率累加器寄存器208例如具有18位，數據速率累加器寄存器208可以具有21S-1的最大計數值，其是262143。在一些實施例中，數據速率累加器的最大可計數寄存器值寄存器208可以是模數的常數倍數，因為模數可以是2 (負一)的乘方。該實施例的實施方式結合如下圖4C進一步討論。在其它實施例中，數據速率累加器寄存器208的最大可計數寄存器值可不是基于數據速率和時鐘頻率產生的計數器值的常數倍，在這種情況下，可實施抖動電路和/或計數器值復位電路。計數器值復位電路下面結合圖4A-4B進行說明。在下文描述如圖2所示的抖動電