負載串包括有多個 串聯連接的第二PMOS管，多個所述第二PMOS管的柵極皆電連接于所述譯碼電路(DCD)的信 號輸出端，且多個所述第二PMOS管中的第一個第二PMOS管的源極電連接于外部電源，多個 所述第二PMOS管中的最后一個第二PMOS管的漏極電連接于所述第四PMOS管(P4)的源極;所 述第三PMOS管(P3)的柵極電連接于所述譯碼電路(DCD)的信號輸出端，其源極電連接于所 述第一倒比管(P0)的漏極； 所述第一 NM0S管(N1)的源極接地，其漏極電連接于所述第一倒比管(P0)的漏極;所述 第一M0S管單元包括一個第三負載串和三個第四負載串，其中所述第三負載串包括有多個 串聯連接的第二匪0S管(N2)，多個所述第二W0S管(N2)的柵極、以及所述第一匪0S管(N1) 的柵極分別電連接于所述第三PMOS管(P3)的漏極，且多個所述第二匪0S管(N2)中的第一個 第二NM0S管(N2)的漏極電連接于所述第四PMOS管(P4)的漏極，多個所述第二NM0S管(N2)中 的最后一個第二NM0S管(N2)的源極接地;每一所述第四負載串各分別包括有多個串聯連接 的第三NMOS管(N3)，每一所述第四負載串中的第一個第三匪OS管(N3)的漏極皆電連接于所 述第四PM0S管(P4)的漏極，每一所述第四負載串中的最后一個第三NM0S管(N3)的源極接 地，每一所述第四負載串中的第一個第三NM0S管（N3)的柵極皆電連接于所述譯碼電路 (DCD)的信號輸出端，且每一所述第四負載串中的余下第三匪0S管(N3)的柵極皆電連接于 所述第三PM0S管(P3)的漏極； 所述第二M0S管單元包括第四匪0S管(N4)、第五匪0S管(N5)、兩個第五負載串、以及兩 個第六負載串，其中所述第四NM0S管(N4)的柵極和第五NM0S管(N5)的柵極分別電連接于所 述譯碼電路(DCD)的信號輸出端，所述第四NM0S管(N4)的漏極和第五NM0S管(N5)的漏極分 別電連接于所述第十匪0S管(N10)的源極，每一所述第五負載串各分別包括有串聯連接的 第六NM0S管(N6)和第七NM0S管(N7)，兩個所述第六NM0S管(N6)的漏極均電連接于所述第四 NM0S管(N4)的源極，兩個所述第六NM0S管(N6)的柵極、以及兩個所述第七MTOS管(N7)的柵 極皆電連接于所述第三PM0S管(P3)的漏極，且兩個所述第七NM0S管(N7)的源極接地;每一 所述第六負載串各分別包括有串聯連接的第八NM0S管(N8)和第九NM0S管(N9)，兩個所述第 八NM0S管(N8)的漏極均電連接于所述第五NM0S管(N5)的源極，兩個所述第八NM0S管(N8)的 柵極、以及兩個所述第九NM0S管(N9)的柵極皆電連接于所述第三PM0S管(P3)的漏極，且兩 個所述第九匪0S管(N9)的源極接地;且所述第一NM0S管(N1)、所述第一M0S管單元、以及所 述第二M0S管單元還共同構成一電流鏡結構； 另外，所述第三負載串中第一個第二匪0S管(N2)的漏極、以及每一所述第四負載串中 的第一個第三W0S管(N3)的漏極還皆電連接于所述第五反相器(INV5)的輸入端，所述第十 一 NM0S管(Nil)的源極和漏極短接，所述第十NM0S管(N10)的漏極經連接所述第^^一NM0S管 (Nil)的源極后亦電連接于所述第五反相器(INV5)的輸入端，且所述第十NM0S管(N10)和第 十一匪0S管(Nil)的柵極、以及所述第五反相器（INV5)的輸出端還皆電連接于所述第六反 相器（INV6)的輸入端，所述第六反相器（INV6)的輸出端還電連接有一第七反相器（INV7)， 且所述第七反相器(INV7)的輸出端即為所述多值低電壓復位檢測模塊(LVR)的復位信號輸 出端。5. 根據權利要求4所述的集成電路中的自動復位模塊，其特征在于：所述第一倒比管 (P0)的柵極電連接于所述第三反相器(INV3)的輸出端； 所述第三PM0S管(P3)的柵極電連接于所述第一反相器(INV1)的輸出端； 所述第二負載串由三個串聯連接的第二PM0S管組成，三個所述第二PM0S管的柵極分別 電連接于所述第一反相器(INV1)、第二反相器(INV2)、第四反相器(INV4)的輸出端； 其中一個所述第四負載串中的第一個第三匪0S管(N3)的柵極電連接于所述第一反相 器(INV1)的輸出端，余下兩個所述第四負載串中的第一個第三NM0S管(N3)的柵極均電連接 于所述第二反相器(INV2)的輸出端； 所述第四匪0S管（N4)的柵極和第五匪0S管（N5)的柵極均電連接于所述第一反相器 (廁1)的輸出端。6. 根據權利要求4所述的集成電路中的自動復位模塊，其特征在于:該復位模塊還包括 有一用以濾除電源上的干擾信號的邊沿延時檢測模塊(PD)，所述邊沿延時檢測模塊(PD)包 括第五PM0S管至第^^一PM0S管（？5、？6、？7、？8、？9、？10、？11)、第十二匪03管（價2)、第十三 匪0S管（N13)、第一施密特觸發器（SMT1)、第二施密特觸發器（SMT2)、以及第二與非門 (NAND2)，其中， 所述第五PMOS管（P5)的源極和漏極短接，且其源極還電連接于外部電源，所述第六 PM0S管(P6)串接在所述第五PM0S管(P5)的漏極和第十二匪0S管(N12)的漏極之間，且所述 第五PM0S管(P5)、第六PM0S管(P6)、以及第十二NM0S管(N12)的柵極分別電連接于所述第七 反相器（INV3)的輸出端，所述第十二W0S管(N12)的源極接地;所述第九PM0S管(P9)的源極 和漏極短接，且其源極還電連接于外部電源，所述第十PM0S管(P10)串接在所述第九PM0S管 (P9)的漏極和第十三NM0S管(N13)的漏極之間，且所述第九PM0S管(P9)、第十PM0S管(P10)、 以及第十三NM0S管(N13)的柵極分別電連接于所述第一施密特觸發器(SMT1)的輸出端，所 述第十三NM0S管(N13)的源極接地，所述第一施密特觸發器(SMT1)的輸入端電連接于所述 第六PM0S管(P6)的漏極;所述第二施密特觸發器(SMT2)的輸入端電連接于所述第十PM0S管 (P1 〇)的漏極，所述第二施密特觸發器(SMT2)的輸出端、以及所述第七反相器（INV7)的輸出 端還分別電連接于所述第二與非門（NAND2)的兩個輸入端，所述第二與非門（NAND2)的輸出 端還電連接有一第八反相器(INV8)，所述第八反相器(INV8)的輸出端即為所述邊沿延時檢 測模塊(PD)的信號輸出端； 另外，所述第七PM0S管（P7)和第八PM0S管（P8)的柵極分別電連接于所述第六PM0S管 (P6)的漏極，且所述第七PM0S管(P7)的源極和漏極、以及所述第八PM0S管(P8)的源極和漏 極還皆接地;所述第十一 PM0S管(P11)的柵極電連接于所述第十PM0S管(P10)的漏極，且所 述第十一 PM0S管(P11)的源極和漏極還均接地。7. 根據權利要求3所述的集成電路中的自動復位模塊，其特征在于:所述上電復位模塊 (P0R)包括第十二PM0S管（P12)、第十三PM0S管（P13)、第十四匪0S管(N14)、第十五匪0S管 (N15)、以及第三施密特觸發器(SMT3)，其中， 所述第十二PM0S管(P12)的漏極和源極短接，且所述第十二PM0S管(P12)的源極、所述 第十三PM0S管(P13)的源極、以及所述第十四匪0S管(N14)的柵極皆分別電連接于外部電 源，所述第十四NM0S管(N14)的源極接地，其漏極電連接于所述第十二PM0S管(P12)的柵極， 所述第十五NM0S管(N15)的源極和漏極均接地，其柵極電連接于所述第十三PM0S管(P13)的 漏極;所述第三施密特觸發器(SMT3)的輸入端亦電連接于所述第十三PM0S管(P13)的漏極， 所述第三施密特觸發器(SMT3)的輸出端電連接有一第十反相器（INV10)，所述第十反相器 (INV10)的輸出端即為所述上電復位模塊(P0R)的復位信號輸出端。8. 根據權利要求7所述的集成電路中的自動復位模塊，其特征在于:在所述第三施密特 觸發器（SMT3)的輸出端和所述第十反相器（INV10)的輸入端之間還串接有一第九反相器 (INV9)〇
【專利摘要】本發明涉及一種集成電路中的自動復位模塊，復位模塊包括有多值低電壓復位檢測模塊和上電復位模塊，所述多值低電壓復位檢測模塊和上電復位模塊采用同一個外部電源供電，且所述多值低電壓復位檢測模塊和上電復位模塊還擇一的對該集成電路進行復位操作；通過將多值低電壓復位檢測模塊LVR及上電復位模塊POR配合使用，當VDD電壓值上升速度較快時，由上電復位模塊POR使電路從復位狀態開始工作；而當VDD電壓值上升速度較慢的時候，則由多值低電壓復位檢測模塊LVR使電路從復位狀態開始工作，兩種復位模塊配合使用，大大提升了集成電路整體的運行可靠性。
【IPC分類】H03K17/22
【公開號】CN105591637
【申請號】CN201510827518
【發明人】居水榮
【申請人】居水榮
【公開日】2016年5月18日
【申請日】2015年11月24日