有串聯連接的第八NMOS管和第九NMOS管，兩 個所述第八匪OS管的漏極均電連接于所述第五NMOS管的源極，兩個所述第八匪OS管的柵 極、以及兩個所述第九NMOS管的柵極皆電連接于所述第三PMOS管的漏極，且兩個所述第九 NMOS管的源極接地;且所述第一 NMOS管、所述第一 MOS管單元、以及所述第二MOS管單元還共 同構成一電流鏡結構；
[0021 ]另外，所述第三負載串中第一個第二NMOS管的漏極、以及每一所述第四負載串中 的第一個第三NMOS管的漏極還皆電連接于所述第五反相器的輸入端，所述第十一匪OS管的 源極和漏極短接，所述第十NMOS管的漏極經連接所述第十一 NMOS管的源極后亦電連接于所 述第五反相器的輸入端，且所述第十NMOS管和第十一匪OS管的柵極、以及所述第五反相器 的輸出端還皆電連接于所述第六反相器的輸入端，所述第六反相器的輸出端還電連接有一 第七反相器，且所述第七反相器的輸出端即為所述多值低電壓復位檢測模塊的復位信號輸 出端。
[0022]進一步的，所述第一倒比管的柵極電連接于所述第三反相器的輸出端；
[0023]所述第三PMOS管的柵極電連接于所述第一反相器的輸出端；
[0024]所述第二負載串由三個串聯連接的第二PMOS管組成，三個所述第二PMOS管的柵極 分別電連接于所述第一反相器、第二反相器、第四反相器的輸出端；
[0025]其中一個所述第四負載串中的第一個第三匪OS管的柵極電連接于所述第一反相 器的輸出端，余下兩個所述第四負載串中的第一個第三NMOS管的柵極均電連接于所述第二 反相器的輸出端；
[0026]所述第四匪OS管的柵極和第五匪OS管的柵極均電連接于所述第一反相器的輸出 端。
[0027]進一步的，該復位模塊還包括有一用以濾除電源上的干擾信號的邊沿延時檢測 模塊，所述邊沿延時檢測模塊包括第五PMOS管至第^^一PMOS管、第十二NMOS管、第十三NMOS 管、第一施密特觸發器、第二施密特觸發器、以及第二與非門，其中，
[0028]所述第五PMOS管的源極和漏極短接，且其源極還電連接于外部電源，所述第六 PMOS管串接在所述第五PMOS管的漏極和第十二NMOS管的漏極之間，且所述第五PMOS管、第 六PMOS管、以及第十二匪OS管的柵極分別電連接于所述第七反相器的輸出端，所述第十二 NMOS管的源極接地;所述第九PMOS管的源極和漏極短接，且其源極還電連接于外部電源，所 述第十PMOS管串接在所述第九PMOS管的漏極和第十三NMOS管的漏極之間，且所述第九PMOS 管、第十PMOS管、以及第十三NMOS管的柵極分別電連接于所述第一施密特觸發器的輸出端， 所述第十三NMOS管的源極接地，所述第一施密特觸發器的輸入端電連接于所述第六PMOS管 的漏極;所述第二施密特觸發器的輸入端電連接于所述第十PMOS管的漏極，所述第二施密 特觸發器的輸出端、以及所述第七反相器的輸出端還分別電連接于所述第二與非門的兩個 輸入端，所述第二與非門的輸出端還電連接有一第八反相器，所述第八反相器的輸出端即 為所述邊沿延時檢測模塊的信號輸出端；
[0029]另外，所述第七PMOS管和第八PMOS管的柵極分別電連接于所述第六PMOS管的漏 極，且所述第七PMOS管的源極和漏極、以及所述第八PMOS管的源極和漏極還皆接地;所述第 十一 PMOS管的柵極電連接于所述第十PMOS管的漏極，且所述第十一 PMOS管的源極和漏極還 均接地。
[0030] 進一步的，所述上電復位模塊包括第十二PMOS管、第十三PMOS管、第十四匪OS管、 第十五NMOS管、以及第三施密特觸發器，其中，
[0031] 所述第十二PMOS管的漏極和源極短接，且所述第十二PMOS管的源極、所述第十三 PMOS管的源極、以及所述第十四NMOS管的柵極皆分別電連接于外部電源，所述第十四NMOS 管的源極接地，其漏極電連接于所述第十二PMOS管的柵極，所述第十五NMOS管的源極和漏 極均接地，其柵極電連接于所述第十三PMOS管的漏極;所述第三施密特觸發器的輸入端亦 電連接于所述第十三PMOS管的漏極，所述第三施密特觸發器的輸出端電連接有一第十反相 器，所述第十反相器的輸出端即為所述上電復位模塊的復位信號輸出端。
[0032] 進一步的，在所述第三施密特觸發器的輸出端和所述第十反相器的輸入端之間還 串接有一第九反相器。
[0033] 借由上述方案，本發明至少具有以下優點：①該集成電路中所述的各模塊采用的 都是常規半導體器件，如采用源漏短接MOS管作為電容、用MOS管作為有源電阻等，這樣整個 電路的加工工藝比較容易兼容，不需要額外作電阻、電容或者三極管等的集成電路加工層 次，加工成本也比較好控制。②在本發明中，多值低電壓復位檢測模塊LVR、及上電復位模塊 POR配合使用，當VDD電壓值上升速度較快時，由上電復位模塊POR使電路從復位狀態開始工 作；而當VDD電壓值上升速度較慢的時候，則由多值低電壓復位檢測模塊LVR使電路從復位 狀態開始工作，兩種復位模塊配合使用，大大提升了集成電路整體的運行可靠性。③本發明 所述的上電復位模塊與工藝關聯度小，根據仿真結果，當集成電路加工工藝從最佳工藝條 件變為最差工藝條件時，上電復位時間變化小于10%，因此在本發明中，當集成電路加工工 藝有偏差時，對整個復位結構的參數影響小;④本發明所述的多值低電壓復位檢測模塊在 低電壓復位開始和結束時的值可以有多組選擇，只需改變兩個控制信號C1、C3的值，就可以 方便地選擇復位信號LVR的LVRE/LVRB值，實用性非常好。⑤本發明中所采用的邊沿延時檢 測模塊ro不僅可以濾除毛刺，還可以靈活調節所需要濾除毛刺的寬度，防止電路頻繁復位。 [0034]上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 并可依照說明書的內容予以實施，以下以本發明的較佳實施例進行詳細說明。
【附圖說明】
[0035] 圖1是現有技術中常見的一種上電復位電路結構；
[0036] 圖2是現有技術中常見的一種基于電平檢測的低電壓復位結構；
[0037]圖3是本發明的工作原理方框圖；
[0038]圖4是本發明所述多值低電壓復位檢測模塊的電路圖；
[0039] 圖5是本發明所述邊沿延時檢測模塊的電路圖；
[0040] 圖6是本發明所述上電復位模塊的電路圖；
[0041]圖7是本發明在兩個控制信號C1 = 1，C3 = 0情況下，所述多值低電壓復位檢測模塊 輸出的波形圖；
[0042]圖8是本發明在不同工藝條件下的上電復位時間；
[0043]圖9是當VDD電壓值上升速度很快情況下的仿真波形；
[0044] 圖10是當VDD電壓值上升速度很慢情況下的仿真波形；
[0045] 圖11是本發明所述邊沿延時檢測模塊的仿真波形。
【具體實施方式】
[0046] 下面結合附圖和實施例，對本發明的【具體實施方式】作進一步詳細描述。以下實施 例用于說明本發明，但不用來限制本發明的范圍。
[0047] 本發明所述的一種集成電路中的自動復位模塊，集成電路中集成有復位模塊，其 特征在于:該復位模塊主要包括有多值低電壓復位檢測模塊LVR和上電復位模塊P0R，所述 多值低電壓復位檢測模塊LVR和上電復位模塊POR采用同一個外部電源供電，且所述多值低 電壓復位檢測模塊LVR和上電復位模塊POR還擇一的對該集成電路進行復位操作。
[0048] 在本發明中，還設有輸入模塊和譯碼電路D⑶，所述輸入模塊用于供用戶輸入工作 指令，所述譯碼電路DCD與所述輸入模塊電連接，并能夠將所述輸入模塊的工作指令轉化成 輸出信號;且所述譯碼電路DCD的輸出信號能夠控制所述多值低電壓復位檢測模塊LVR對集 成電路進行復位操作。
[0049]優選的，所述輸入模塊具有第一、三信號輸出端，即所述輸入模塊能夠輸出控制信 號C1、C3,但此并不為本發明的限制，且輸入模塊的信號輸出端個數可因實際需求不同而做 變化;所述譯碼電路DCD包括第一反相器INVl、第二反相器INV2、第一與非門NANDl、以及第 一或非門NORl，其中，所述第一反相器INVl和第二反相器INV2的輸入端分別電連接于所述 輸入模塊的第一、三信號輸出端，所述第一與非門NANDl的兩個輸入端口分別電連接于所述 輸入模塊的第一、三信號輸出端，其輸出端口還電連接有第三反相器INV3,所述第一或非門 NORl的兩個輸入端口亦分別電連接于所述輸入模塊的第一、三信號輸出端，其輸出端口還 電連接有第四反相器INV4;且所述第一反相器INVl、第二反相器INV2、第三反相器INV3、以 及第四反相器INV4的輸出端皆為所述譯碼電路DCD的信號輸出端。
[0050] 在本發明中，所述多值低電壓復位檢測模塊LVR包括第一倒比管P0、第二倒比管 Pl、第三PMOS管P3、第四PMOS管P4、第一匪OS管Nl、第一MOS管單元、第二MOS管單元、第十 NMOS管NlO、第^^一NMOS管NI 1、第五反相器IN