]采樣組件228包括第一級數據(D)觸發器和第二級D觸發器,這些觸發器被配置成生成指示符240和242。第一級包括觸發器220和222。第二級包括觸發器224和226。觸發器具有被連接至地的輸入D,并且以輸入信號為時鐘。第一級觸發器還在復位輸入R處接收復位信號。應當理解的是在此示例中采樣級組件228被示為具有第一級和第二級,但是也可使用其他合適的級數,諸如單級、多級或三級。
[0035]觸發器220以第一脈沖230為時鐘,并且根據第一脈沖230為高電平,生成或設置其輸出Q 236為高電平。Q處的輸出信號被稱為第一超前信號236。觸發器222以第二脈沖232為時鐘,并且根據第二脈沖232為高電平,生成或設置其輸出Q為高電平。Q處的輸出信號被稱為第二超前信號238。
[0036]D觸發器224在其時鐘輸入處接收第一超前信號236,根據第一超前信號236為高電平,將其輸出Q設置成高電平。輸出Q處的信號被稱為第一在先指示符240。通常,如果第一在先指示符240為高電平,則第一時鐘110被判定為在采樣周期期間早于第二時鐘112。
[0037]D觸發器226在其時鐘輸入處接收第二超前信號238,根據第二超前信號238為高電平,將其輸出Q設置成高電平。輸出Q處的信號被稱為第二在先指示符242。根據第二時鐘112被判定為在采樣周期期間早于第一時鐘110,第二在先指示符242為高電平。
[0038]通常,采樣組件228用來擴大第一脈沖230和第二脈沖232的狀態,并且提供適當形式的、包括脈沖持續時間的判定信號114以供其他組件使用。
[0039]圖3是示出互斥元件300的圖示。元件300能夠被用于諸如上面所描述的轉換器200之類的TDC中。互斥元件300能夠被用作轉換器200中的元件218。
[0040]圖3提供了對于互斥元件300的適當配置的示例。應當理解的是也能夠使用其他適當的配置。
[0041]互斥元件300 (MUTEX)接收多個時鐘并分辨或確定這些時鐘之間的時序差。此外,元件300分辨或確定諸如亞皮秒變化之類的相對較小的時序差。
[0042]在此示例中,元件300接收第一時鐘110和第二時鐘112。這些時鐘可具有不同的頻率和/或時序,其中一個時鐘通常早于另一時鐘。互斥元件300分辨或識別時序差,并分別基于第一時鐘110和第二時鐘112生成第一脈沖信號230和第二脈沖信號232。
[0043]在此示例中,根據第一時鐘110早于第二時鐘112,第一脈沖信號230被驅動為高電平。另外,根據第一時鐘110早于第二時鐘112,第二脈沖信號232被驅動為低電平。
[0044]根據第二時鐘112早于第一時鐘110,第二脈沖信號232被驅動為高電平。另外,根據第二時鐘112早于第一時鐘110,第一脈沖信號230被驅動為低電平。
[0045]互斥元件300包括NAND (與非門)級和亞穩態濾波器。NAND級包括第一門電路NANDl和第二門電路NAND2。如圖3所示,NAND門電路被交叉耦合,其中兩個輸入中的一個被連接到另一門電路的輸出。
[0046]亞穩態濾波器包括第一串晶體管和第二串晶體管。第一串包括第一 P型晶體管Pl和第一 η型晶體管NI。晶體管Pl將其柵極連接至第一門電路NANDl的輸出,并將其源極連接至第二門電路NAND2的輸出。晶體管NI將其柵極連接至第一門電路NANDl的輸出,將其源極連接至地,并且將其漏極連接至Pl的漏極。Pl和NI相耦接的漏極被配置成生成第一脈沖信號 230 (RCLK_PULSE)。
[0047]第二串晶體管包括第二 η型晶體管N2和第二 P型晶體管P2。晶體管Ν2將其柵極連接至第二門電路NAND2的輸出,并將其漏極連接至地。晶體管Ρ2將其柵極連接至第二門電路NAND2的輸出,將其漏極連接至第一門電路NANDl的輸出,并且將其源極連接至晶體管Ν2的源極。晶體管Ρ2的源極和晶體管Ν2的源極被配置成生成第二脈沖信號232 (BCLK_PULSE)ο
[0048]NAND門電路被配置成根據在采樣時段期間時鐘信號110或112中的哪一個早于另一個來驅動它們輸出中的一個。濾波器級被配置成將它們輸出中的另一個驅動成與前一個相反的狀態。例如,如果時鐘110更早,則NANDl的輸出被驅動為高電平,并且被傳送到濾波器級的第一輸出,即第一脈沖230。繼續這個示例,濾波器級的第二輸出,即第二脈沖232被驅動為低電平。
[0049]作為另一示例,當時鐘110和112在近乎相同時間轉變時,NAND門電路進入亞穩態。如果第一時鐘110早于第二時鐘112到達,則第一門電路NANDl相較于第二門電路NAND2將稍快響應。一旦第一脈沖230切換為高電平,濾波器級就迫使另一輸出,即第二脈沖232為低電平。如果第二時鐘112早于第一時鐘110到達,則第二門電路NAND2相較于第一門電路NANDl將稍快響應。一旦第二脈沖232切換為高電平,濾波器級就迫使另一輸出,即第一脈沖230為低電平。
[0050]圖4和5是時間到數字轉換器(TDC)的示例性時序圖。TDC能夠使用如上面所描述的轉換器200及其變體來實現。結合上面的系統對這些圖示進行了描述,并且這些圖示被提供用于說明性的目的。應當理解的是還考慮到了其他時序。
[0051]圖4是時序圖400,其中第一時鐘早于第二時鐘。圖400示出了沿著X軸的時間和沿著I軸的、對應于高電平或低電平的邏輯信號電平。
[0052]如圖400所示,判定基于采樣時間或時段。采樣時間是相對較短的時間段。在一個示例中,采樣時間被選定為具有第一時鐘和第二時鐘的周期或少于第一和第二時鐘的周期。
[0053]第一時鐘被標記為RCLK并且對應于上面所描述的第一時鐘110。第二時鐘被標記為BCLK并且對應于上面所描述的第二時鐘112。第一脈沖信號被標記為RCLK_PULSE并且對應于上面所描述的第一脈沖信號230。第二脈沖信號被標記為BCLK_PULSE并且對應于上面所描述的第二脈沖信號232。第一超前信號被標記為RCLK_LEAD并且對應于上面所描述的第一超前信號236。第二超前信號被標記為BCLK_LEAD并且對應于上面所描述的第二超前信號238。第一在先指示符被標記為RCLK_EARLY并且對應于上面所描述的第一在先指示符240。第二在先指示符被標記為BCLK_EARLY并且對應于上面所描述的第二在先指示符242。復位信號RESET在采樣時間期間被設置為低電平。
[0054]在此示例中,在采樣時間期間(RESET =低電平),由于RCLK在BCLK從低電平轉變到高電平之前從低電平轉變成高電平,所以RCLK早于BCLK。RCLK和BCLK被示為具有不同的頻率。在此示例中,BCLK具有較高的頻率。
[0055]在此示例中,RCLK由NANDl門電路接收,BCLK由NAND2門電路接收。RCLK早于BCLK,從而NANDl門電路做出響應,并且濾波器將RCLK_PULSE設置成高電平,而將BCLK設置成低電平。RCLK_PULSE在一段時間內保持高電平,在此示例中,該一段時間一直到RCLK從高電平轉變到低電平。RCLK_PULSE和BCLK_PULSE被提供作為互斥元件的輸出。
[0056]諸如上面所描述的組件228之類的采樣組件接收RCLK_PULSE和BCLK_PULSE。第一級觸發器在其時鐘輸入處接收RCLK_PULSE,并生成RCLK_LEAD,RCLK_LEAD是延遲版本的RCLK_PULSE。類似地,另一第一級觸發器在其時鐘輸入處接收BCLK_PULSE,并生成BCLK_LEAD, BCLK_LEAD是延遲版本的BCLK_PULSE。根據RESET從低電平轉變至高電平,RCLK_LEAD信號轉變回低電平。根據RESET從低電平轉變至高電平,BCLK_LEAD信號保持低電平。
[0057]第一第二級觸發器接收RCLK_PULSE并生成RCLK_EARLY。另一第二級觸發器接收BCLK_PULSE并生成BCLK_EARLY。RCLK_EARLY在適當長的時段內保持高電平,而BCLK_EARLY被保持為低電平。因此,TDC輸出信號(RCLK_EARLY和BCLK_EARLY)可被用于時序判定和調整。
[0058]圖5是時序圖500,其中第二時鐘早于第一時鐘。圖500示出了沿著X軸的時間和沿著I軸的、對應于高電平或低電平的邏輯信號電平。
[0059]如圖500所示,判定基于采樣時間或時段。同樣,采樣時間是相對較短的時間段。
[0060]第一時鐘被標記為RCLK并且對應于上面所描述的第一時鐘110。第二時鐘被標記為BCLK并且對應于上面所描述的第二時鐘112。第一脈沖信號被標記為RCLK_PULSE并且對應于上面所描述的第一脈沖信號230。第二脈沖信號被標記為BCLK_PULSE并且對應于上面所描述的第二脈沖信號232。第一超前信號被標記為RCLK_LEAD并且對應于上面所描述的第一超前信號236。第二超前信號被標記為BCLK_LEAD并且對應于上面所描述的第二超前信號238。第一在先指示符被標記為RCLK_EARLY并且對應于上面所描述的第一在先指示符240。第二在先指示符被標記為BCLK_EARLY并且對應于上面所描述的第二在先指示符242。復位信號RESET在采樣時間期間被設置為低電平。
[0061 ] 在此示例中,在采樣時間期間(RESET =低電平),由于RCLK在BCLK從低電平轉變到高電平之前從低電平轉變成高電平,所以RCLK早于BCLK。RCLK和BCLK被示為具有不同的頻率。在此示例中,BCLK具有較高的頻率。
[0062]在此示例中,RCLK由NANDl門電路接收,BCLK由NAND2門電路接收。然而,BCLK早于RCLK,從而NAND2門電路做出響應,并且