Bang-bang時間到數字轉換器系統和方法
【技術領域】
[0001]本公開一般涉及通信領域，更加具體地，涉及BANG-BANG時間到數字轉換器系統和方法。
【背景技術】
[0002]時間到數字轉換器(簡稱為TDC)是用于識別事件并提供它們發生的時間的表示的設備。TDC能夠被用于測量事件的絕對時間或用于測量多個事件之間的時間差或延遲。
[0003]在許多系統(諸如通信系統)中，存在需要適時操作的多條路徑。這些路徑之間的延遲能夠降低通信帶寬、速度和可靠性。TDC能夠被用于確定多條路徑的時間延遲。然后，該時間延遲被用于對系統進行調整并提高系統的性能。
[0004]通常，使用門陣列來實現TDC。模擬技術容易受到諸如工藝、電壓和溫度變化(被稱作PVT變化)之類的變化的影響。這些變化影響電路的操作，并且能夠導致針對多條路徑的延遲或測量時間的差別。此外，這些變化限制了這類TDC的分辨率和精確度。
[0005]因此，需要一種不那么容易受到PVT變化影響并且提供更高分辨率的、更加精確的 TDC0
【發明內容】
[0006]本發明的一個方面公開了一種時間數字轉換器(TDC)，該TDC包括:互斥元件，該互斥元件被配置成接收第一時鐘和第二時鐘，并且生成第一脈沖和第二脈沖，其中所述互斥元件被配置成:在所述第一時鐘早于所述第二時鐘時將所述第一脈沖驅動為第一邏輯狀態并將所述第二脈沖驅動為第二邏輯狀態，并且在所述第二時鐘早于所述第一時鐘時將所述第二脈沖驅動為所述第一邏輯并將所述第一脈沖驅動為所述第二邏輯狀態；以及采樣組件，該采樣組件被配置成接收所述第一脈沖和所述第二脈沖，并且根據所述第一脈沖和所述第二脈沖生成判定信號。
[0007].本發明的另一方面公開了一種數字頻率系統，該數字頻率系統包括:第一路徑，該第一路徑具有第一延遲，并且被配置成生成具有第一頻率的第一時鐘；第二路徑，該第二路徑具有第二延遲，并且被配置成生成具有第二頻率的第二時鐘；時間數字轉換器，該時間數字轉換器被配置成基于所述第一時鐘和所述第二時鐘生成判定信號，其中所述判定信號指示所述第一時鐘和所述第二時鐘中的哪一時鐘更早；以及環路組件，該環路組件被配置成接收所述判定信號并且基于所述判定信號生成校準信號。
[0008]本發明的又一方面公開了一種生成時序判定信號的方法，該方法包括:由第一路徑生成第一時鐘信號；由第二路徑生成第二時鐘信號；由互斥元件生成第一脈沖和第二脈沖，其中在所述第一時鐘更早使所述第一脈沖被設置為第一邏輯狀態，并且根據所述第二時鐘更早，所述第二脈沖被設置為所述第一邏輯狀態；以及由采樣組件生成判定信號，該判定信號基于所述第一脈沖和所述第二脈沖指示所述第一時鐘和所述第二時鐘中的哪一時鐘更早。
[0009]本發明的又一方面公開了一種系統，該系統包括:用于生成第一時鐘信號的裝置；用于生成第二時鐘信號的裝置；用于生成第一脈沖和第二脈沖的裝置，根據所述第一時鐘信號早于所述第二時鐘信號，所述第一脈沖被設置為第一邏輯狀態，并且根據所述第二時鐘信號早于所述第一時鐘信號，所述第二脈沖被設置為所述第一邏輯狀態；以及用于基于所述第一脈沖和所述第二脈沖生成判定信號的裝置。
【附圖說明】
[0010]圖1是示出了具有高分辨率TDC的數字頻率合成器系統的圖示；
[0011]圖2是示出了高分辨率bang-bang時間到數字轉換器(TDC)的圖示；
[0012]圖3是示出了互斥元件的圖示；
[0013]圖4是第一時鐘早于第二時鐘的時序圖；
[0014]圖5是第二時鐘早于第一時鐘的時序圖；
[0015]圖6是示例性無線設備的圖示，該示例性無線設備可操作來通過使用具有bang-bang時間到數字轉換器的通信系統發送和接收信號；
[0016]圖7是示出了生成時序判定信號的方法的流程圖。
【具體實施方式】
[0017]參考附圖對本公開的系統和方法進行了描述，其中本文各處的相似標號被用于指代相似元件，并且其中所示出的結構和設備不一定是按照比例繪制的。
[0018]時間到數字轉換器(TDC)被用于識別事件并傳達對事件的表示。通信系統使用這種測量以增強通信。
[0019]通信系統和技術的一個普遍問題在于包括工藝、電壓和溫度(PVT)變化的變化導致模擬電路的性能失配和/或變化。因此，存在向數字解決方案轉變的趨勢。一般來說，數字電路不像模擬電路那么容易受到PVT變化的影響。因此，模擬組件被數字組件代替。無源環路濾波器被數字環路濾波器代替。壓控振蕩器(VCO)被數控振蕩器(DCO)代替。另外，相位頻率檢測器被TDC和/或bang-bang TDC代替。
[0020]替換數字組件所具有的一個困難在于獲得適合的或比得上其模擬對應物的抖動性能。抖動是與真實周期性的偏差，并且可阻止更高的時序分辨率。數字替換的被降低的抖動性能對整體系統的性能產生了負面影響。
[0021 ] 本文所公開的系統和方法包括TDC，該TDC能夠在PVT變化中提供亞皮秒分辨率，提供較大的輸入動態范圍、對管芯上的梯度失配的耐受性、比較具有不同頻率的信號的能力并且在不需要校準的情況下提供合適的性能。
[0022]圖1是示出了具有高分辨率TDC的數字頻率合成器系統100的圖示。提供簡化形式的系統100僅僅是為了說明性的目的；應當理解的是能夠增加和/或刪除組件。系統100能夠被利用在諸如通信系統之類的其他系統內。
[0023]系統100包括TDC 102、第一路徑104、第二路徑106和環路組件108。在此示例中，TDC 102是bang-bang TDC，并且基于第一時鐘110和第二時鐘112提供判定信號114。在圖1中，第一時鐘110也被標記為RCLK，第二時鐘112也被標記為BCLK。判定信號114指示在第一時鐘110和第二時鐘112被采樣的采樣時段期間，時鐘110和112中的哪一者更早。
[0024]TDC 102使用互斥元件來判定時鐘110和112的相對到達時間。TDC102做出在先/在后判定來確定哪一時鐘先到。這種對于先到時鐘的判定能夠基于任何轉變，高至低和/或低至高轉變。
[0025]第一路徑或鏈104生成第一時鐘110。第二路徑或鏈106生成第二時鐘112。第一路徑和第二路徑104和106具有與其各自相關的不同的屬性和延遲。該不同的屬性可歸因于PVT變化。作為不同屬性的結果，時鐘110和112可具有不同的時序或延遲。此外，時鐘110和112可具有相似的頻率或不同的頻率。在一個示例中，第二時鐘112具有比第一時鐘110的頻率高100倍的頻率。
[0026]第一路徑104包括系統(例如，通信系統)中的一個或多個元件。在一個示例中，第一路徑104包括功率放大器、多路復用器等等。第二路徑106也可包括系統中的一個或多個元件。在一個示例中，第二路徑106包括多路復用器、多級可調延遲元件等等。第一和/或第二路徑104和106還能夠包括延遲調整組件，諸如延遲線、可控振蕩器、一個或多個延遲元件等等。
[0027]環路組件108接收判定信號114，并且作為響應生成校準信號116。在此示例中，校準信號116被提供至第二路徑106。校準信號116調整第二路徑106的時序以便于使第一時鐘110和第二時鐘112更加緊密地同步。在其他示例中，校準信號116和/或其他校準信號被生成以向包括第一路徑104的其他路徑提供時間調整。
[0028]校準信號116是基于判定信號114生成的。例如，如果判定信號指示第二時鐘112在先，則校準信號116向第二路徑106添加少量延遲。作為另一示例，如果判定信號114指示第一時鐘110在先(暗示著第二時鐘112在后)，則校準信號116從第二路徑106移除少量延遲。可替代地，校準信號可被用于向第一路徑104添加延遲。
[0029]應當注意的是在此示例中，TDC 102并未指示時鐘110和112之間的時間量或時間段。然而，在其他示例中，TDC 102能夠包括此信息。
[0030]環路組件108可是鎖相環或延遲鎖定環的一部分或者與它們合并，以輔助基于時鐘110和112生成輸出信號。組件108可包括其他組件，包括，但不限于環路濾波器、啟動/開始組件、校準組件、鎖定監控器、低壓降穩壓器(LDO)等等。在一個示例中，環路組件108是倍頻延遲鎖定環(MDLL)的一部分。
[0031]圖2是示出了高分辨率bang-bang時間到數字轉換器(TDC) 200的圖示。TDC 200可作為TDC 102被用在系統100和其他類似的系統中以提供對于多個時鐘的到達時間的數字指不O
[0032]轉換器200包括互斥元件218和多級組件228。互斥元件218分別基于第一時鐘和第二時鐘110和112生成第一和第二脈沖信號230和232。互斥元件218分辨或識別第一時鐘和第二時鐘110和112之間的時序差，而不是計算兩條路徑/鏈之間的延遲。互斥元件218的速度很快，并且能夠以亞皮秒時序分辨時序差。元件218基于第一時鐘110和第二時鐘112生成第一脈沖230，并且基于第一時鐘110和第二時鐘112生成第二脈沖232。另外，互斥元件218被配置成:根據第一脈沖230為高電平，將第二脈沖232驅動為低電平，并且根據第二脈沖232為高電平，將第一脈沖230驅動為低電平。
[0033]采樣組件228接收第一脈沖230和第二脈沖232，并且作為響應生成判定信號114。判定信號114的時序被設定以供諸如DLL之類的其他組件使用。判定信號114包括第一在先指示符240，其指示第一時鐘110相較于第二時鐘112是否在前或在先。判定信號114還包括第二在先指示符242，其指示第二時鐘112相較于第一時鐘110是否在前或在先。
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