截面圖。示出了 STI區22的頂面22A(也參照圖4A)和頂面22B (也參照圖4A和圖8)。也示出了鰭24’和硅化物區44的位置。如圖1lB中清楚地示出的，硅化物區44和接觸塞42延伸到半導體鰭24’的底部下方。
[0051]圖1lC示出了 FinFET54的截面圖，其中，通過圖1lA中的平面交叉線C-C截取該截面圖。盡管在截面圖中有多個鰭24’，但是為了簡單，形成了一個鰭24’。如圖1lC所示，半導體鰭24’位于STI區22的頂面22A之上。柵極電介質50和柵電極52形成在半導體鰭24’的頂面和側壁上。這樣，STI區22的凹進的頂面22B低于半導體鰭24’的底部。
[0052]再次參照圖10，將從外延區30的頂端到STI區22的底端的垂直距離定義為長度LI。將從外延區30的底面到STI區22的底面的垂直距離定義為長度L2。將從源極/漏極區30的頂端到STI區22的凹進的頂面22B的垂直距離定義為長度L3。在一些示例性實施例中，長度LI可以在約80nm和約200nm的范圍內。長度L3可以在約20nm和約10nm的范圍內。然而，應該理解，貫穿說明書，所列舉的值僅僅是實例，且可以改變為不同的值。根據一些實施例，存在關系L1>L3>L2。此外，比率L3/L1可以在約20%和約100%的范圍內。可以觀察到，通過增大長度L3，露出源極/漏極區30的部分30A的側壁以形成硅化物區44，并且因此增大了接觸面積。這樣，由于接觸面積增大，減小了源極/漏極接觸電阻。
[0053]圖12示出了根據可選實施例的外延區30、STI區22、硅化物區44和接觸塞42的截面圖。除了外延區30延伸到STI區22的底面下方的水平面之外，這些實施例與圖11A、圖1lB和圖1lC中的實施例類似。形成工藝包括圖4B中示出的步驟，其中，在半導體帶24凹進期間，凹槽31延伸到STI區22的底面下方。剩下的工藝與圖1到圖1lC中示出的工藝基本相同。在這些實施例中，比率L3/L1可以在約20%和約100%的范圍內。在一些示例性實施例中，長度LI可以在約80nm和約200nm的范圍內。長度L3可以在約20nm和約10nm的范圍內。
[0054]圖13示出了又一些可選實施例的外延區30、STI區22、硅化物區44和接觸塞42的截面圖。除了在如圖7所示的步驟之后將完全蝕刻STI區22的暴露于開口 38的部分之夕卜，這些實施例與圖12中的實施例類似。因此，在相鄰的源極/漏極區30之間不存在STI區。硅化物區44將形成在襯底20的頂面20A上。在這些實施例中，長度LI等于長度L3。
[0055]本發明的實施例具有一些優勢特征。通過在形成外延源極/漏極區的外延步驟之后，使STI區凹進，露出了源極/漏極區的下部的側壁。結果，增大了源極/漏極接觸面積，并且降低了源極/漏極接觸電阻。
[0056]根據本發明的一些實施例，一種集成電路結構包括:半導體襯底；延伸到半導體襯底內的絕緣區，絕緣區包括第一頂面和低于第一頂面的第二頂面；位于絕緣區的第一頂面上方的半導體鰭；位于半導體鰭的頂面和側壁上的柵疊層以及位于柵疊層的一側上的源極/漏極區。源極/漏極區包括第一部分，第一部分具有彼此基本平行的相對側壁，第一部分低于絕緣區的第一頂面并且高于絕緣區的第二頂面；以及第二部分，第二部分位于第一部分上方，第二部分的寬度大于第一部分的寬度。
[0057]根據本發明的可選實施例，一種集成電路結構包括:半導體襯底；延伸到半導體襯底內的絕緣區，絕緣區具有第一頂面；以及彼此平行且通過絕緣區的第一部分彼此間隔開的第一半導體鰭和第二半導體鰭。絕緣區的第一部分具有第一頂面。集成電路結構還包括分別連接至第一半導體鰭和第二半導體鰭的第一源極/漏極區和第二源極/漏極區。絕緣區的第二部分位于第一源極/漏極區和第二源極/漏極區之間。絕緣區的第二部分具有低于第一頂面的第二頂面。
[0058]根據本發明的又一些可選實施例，一種方法包括:形成半導體鰭，其中半導體鰭位于絕緣區的頂面上方，絕緣區位于半導體鰭的相對側上；在半導體鰭的中間部分的頂面和側壁上形成柵疊層；蝕刻半導體鰭的端部以形成凹槽，其中，凹槽延伸到絕緣區的相對部分之間；以及實施外延以生長外延半導體區。外延半導體區包括位于凹槽中的第一部分和位于絕緣區的頂面上方的第二部分。在外延之后，蝕刻絕緣區。在蝕刻絕緣區之后，形成電連接至外延半導體區的接觸塞。
[0059]上面概述了一些實施例的特征，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與在此所介紹實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域普通技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，在此他們可以進行多種變化、替換以及改變。
【主權項】
1.一種集成電路結構，包括: 半導體襯底； 絕緣區，延伸到所述半導體襯底內，其中，所述絕緣區包括第一頂面和低于所述第一頂面的第二頂面； 半導體鰭，位于所述絕緣區的所述第一頂面上方； 柵疊層，位于所述半導體鰭的頂面和側壁上；以及 源極/漏極區，位于所述柵疊層的側部，其中，所述源極/漏極區包括: 第一部分，具有彼此基本平行的相對側壁，所述第一部分低于所述絕緣區的所述第一頂面并且高于所述絕緣區的所述第二頂面；以及 第二部分，位于所述第一部分上方，其中，所述第二部分的寬度大于所述第一部分的寬度。2.根據權利要求1所述的集成電路結構，進一步包括硅化物區，所述硅化物區包括: 第一部分，位于所述源極/漏極區的所述第一部分的相對側壁上；以及 第二部分，位于所述源極/漏極區的所述第二部分的表面上。3.根據權利要求2所述的集成電路結構，其中，所述硅化物區的所述第一部分的底端與所述絕緣區的所述第二頂面接觸。4.根據權利要求2所述的集成電路結構，進一步包括與所述硅化物區接觸的接觸塞，其中，所述接觸塞延伸到所述源極/漏極區的所述第一部分和所述源極/漏極區的所述第二部分連接的水平面下方。5.根據權利要求1所述的集成電路結構，其中，所述源極/漏極區是外延半導體區的一部分，其中，所述半導體襯底由第一半導體材料形成，并且所述外延半導體區由不同于所述第一半導體材料的第二半導體材料形成。6.根據權利要求5所述的集成電路結構，其中，所述外延半導體區和所述半導體襯底之間的界面位于所述絕緣區的底面下方。7.根據權利要求1所述的集成電路結構，進一步包括源極/漏極硅化物區，其中，所述源極/漏極硅化物區包括底面與所述絕緣區的底面齊平的部分。8.一種集成電路結構，包括: 半導體襯底； 絕緣區，延伸到所述半導體襯底內，其中，所述絕緣區包括第一頂面； 第一半導體鰭和第二半導體鰭，彼此平行并且通過所述絕緣區的第一部分彼此間隔開，其中，所述絕緣區的所述第一部分具有所述第一頂面；以及 第一源極/漏極區和第二源極/漏極區，分別連接至所述第一半導體鰭和所述第二半導體鰭，其中，所述絕緣區的第二部分位于所述第一源極/漏極區和所述第二源極/漏極區之間，并且所述絕緣區的所述第二部分具有低于所述第一頂面的第二頂面。9.根據權利要求8所述的集成電路結構，進一步包括: 柵疊層，位于所述第一半導體鰭和所述第二半導體鰭的頂面和側壁上，其中，所述柵疊層包括與所述絕緣區的所述第一部分的所述第一頂面接觸的底面。10.一種方法，包括: 形成半導體鰭，其中，所述半導體鰭位于絕緣區的頂面上方，所述絕緣區位于所述半導體鰭的相對側上； 在所述半導體鰭的中間部分的頂面和側壁上形成柵疊層； 蝕刻所述半導體鰭的端部以形成凹槽，其中，所述凹槽延伸到所述絕緣區的相對部分之間； 實施外延以生長外延半導體區，其中，所述外延半導體區包括位于所述凹槽中的第一部分以及位于所述絕緣區的所述頂面上方的第二部分； 在所述外延之后，蝕刻所述絕緣區；以及 在蝕刻所述絕緣區之后，形成電連接至所述外延半導體區的接觸塞。
【專利摘要】本發明提供了一種集成電路結構，該集成電路結構包括半導體襯底；延伸到半導體襯底內的絕緣區，絕緣區包括第一頂面和低于第一頂面的第二頂面；位于絕緣區的第一頂面上方的半導體鰭；位于半導體鰭的頂面和側壁上的柵疊層以及位于柵疊層的側部的源極/漏極區。源極/漏極區包括第一部分，第一部分具有彼此基本平行的相對側壁，第一部分低于絕緣區的第一頂面并且高于絕緣區的第二頂面；以及第二部分，位于第一部分上方，第二部分的寬度大于第一部分的寬度。本發明還提供了具有低源極/漏極接觸電阻的FinFET。
【IPC分類】H01L27/088, H01L29/78, H01L29/08, H01L21/336, H01L21/28
【公開號】CN104952924
【申請號】CN201410254124
【發明人】黃玉蓮, 李東穎
【申請人】臺灣積體電路制造股份有限公司
【公開日】2015年9月30日
【申請日】2014年6月9日
【公告號】US20150279840