具有低源極/漏極接觸電阻的FinFET的制作方法
【技術領域】
[0001]本發明一般地涉及半導體技術領域，更具體地，涉及集成電路結構及其制造方法。
【背景技術】
[0002]晶體管通常包括用于形成源極區和漏極區的半導體區。金屬接觸塞和半導體區之間的接觸電阻較高。因此，在諸如硅區、鍺區和硅鍺區的半導體區的表面上形成金屬硅化物，以減小接觸電阻。接觸塞形成為與硅化物區接觸，且接觸塞和硅化物區之間的接觸電阻較低。
[0003]典型的硅化工藝包括在半導體區的表面上形成金屬層，然后實施退火，使得金屬層與半導體區發生反應以形成硅化物區。在發生反應之后，金屬層的上部可能未反應。然后實施蝕刻步驟以去除金屬層的未反應部分。然后形成與硅化物區接觸的接觸塞。
[0004]隨著集成電路的尺寸不斷減小，硅化物區以及接觸塞和硅化物區之間的接觸區也變得越來越小。因此，電接觸件的接觸電阻變得越來越高。例如，在鰭式場效應晶體管(FinFET)中，鰭非常窄，導致接觸塞和鰭之間的接觸區非常小。這樣，FinFET的源極和漏極區的接觸電阻成為越來越嚴重的問題。
【發明內容】
[0005]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種集成電路結構，包括:半導體襯底；絕緣區，延伸到所述半導體襯底內，其中，所述絕緣區包括第一頂面和低于所述第一頂面的第二頂面；半導體鰭，位于所述絕緣區的所述第一頂面上方；柵疊層，位于所述半導體鰭的頂面和側壁上；以及源極/漏極區，位于所述柵疊層的側部，其中，所述源極/漏極區包括:第一部分，具有彼此基本平行的相對側壁，所述第一部分低于所述絕緣區的所述第一頂面并且高于所述絕緣區的所述第二頂面；以及第二部分，位于所述第一部分上方，其中，所述第二部分的寬度大于所述第一部分的寬度。
[0006]該集成電路結構進一步包括硅化物區，所述硅化物區包括:第一部分，位于所述源極/漏極區的所述第一部分的相對側壁上；以及第二部分，位于所述源極/漏極區的所述第二部分的表面上。
[0007]在該集成電路結構中，所述硅化物區的所述第一部分的底端與所述絕緣區的所述第二頂面接觸。
[0008]該集成電路結構進一步包括與所述娃化物區接觸的接觸塞,其中，所述接觸塞延伸到所述源極/漏極區的所述第一部分和所述源極/漏極區的所述第二部分連接的水平面下方。
[0009]在該集成電路結構中，所述源極/漏極區是外延半導體區的一部分，其中，所述半導體襯底由第一半導體材料形成，并且所述外延半導體區由不同于所述第一半導體材料的第二半導體材料形成。
[0010]在該集成電路結構中，所述外延半導體區和所述半導體襯底之間的界面位于所述絕緣區的底面下方。
[0011 ] 該集成電路結構進一步包括源極/漏極硅化物區，其中，所述源極/漏極硅化物區包括底面與所述絕緣區的底面齊平的部分。
[0012]根據本發明的另一方面，提供了一種集成電路結構，包括:半導體襯底；絕緣區，延伸到所述半導體襯底內，其中，所述絕緣區包括第一頂面；第一半導體鰭和第二半導體鰭，彼此平行并且通過所述絕緣區的第一部分彼此間隔開，其中，所述絕緣區的所述第一部分具有所述第一頂面；以及第一源極/漏極區和第二源極/漏極區，分別連接至所述第一半導體鰭和所述第二半導體鰭，其中，所述絕緣區的第二部分位于所述第一源極/漏極區和所述第二源極/漏極區之間，并且所述絕緣區的所述第二部分具有低于所述第一頂面的第二頂面。
[0013]該集成電路結構進一步包括:柵疊層，位于所述第一半導體鰭和所述第二半導體鰭的頂面和側壁上，其中，所述柵疊層包括與所述絕緣區的所述第一部分的所述第一頂面接觸的底面。
[0014]該集成電路結構進一步包括:源極/漏極硅化物區，位于所述第一源極/漏極區和所述第二源極/漏極區的表面上，其中，所述源極/漏極硅化物區的底端與所述絕緣區的所述第二部分的所述第二頂面接觸。
[0015]該集成電路結構進一步包括:層間電介質(ILD)，位于所述第一源極/漏極區和所述第二源極/漏極區上方；以及接觸塞，從所述ILD的頂面延伸至所述絕緣區的所述第二部分的所述第二頂面。
[0016]在該集成電路結構中，所述第一源極/漏極區包括:第一部分，具有基本垂直的側壁，其中，所述第一部分位于所述絕緣區的所述第二部分的所述第二頂面上方；以及第二部分，比所述第一部分寬，其中，所述第二部分位于所述絕緣區的所述第一部分的所述第一頂面上方。
[0017]在該集成電路結構中，所述第一源極/漏極區的所述第二部分包括刻面。
[0018]在該集成電路結構中，所述第一源極/漏極區的所述第一部分包括彼此基本平行的相對側壁。
[0019]根據本發明的又一方面，提供了一種方法，包括:形成半導體鰭，其中，所述半導體鰭位于絕緣區的頂面上方，所述絕緣區位于所述半導體鰭的相對側上；在所述半導體鰭的中間部分的頂面和側壁上形成柵疊層；蝕刻所述半導體鰭的端部以形成凹槽，其中，所述凹槽延伸到所述絕緣區的相對部分之間；實施外延以生長外延半導體區，其中，所述外延半導體區包括位于所述凹槽中的第一部分以及位于所述絕緣區的所述頂面上方的第二部分；在所述外延之后，蝕刻所述絕緣區；以及在蝕刻所述絕緣區之后，形成電連接至所述外延半導體區的接觸塞。
[0020]在該方法中，所述外延半導體區的所述第一部分包括彼此基本平行的相對側壁，并且在蝕刻所述絕緣區之后露出所述相對側壁。
[0021]該方法進一步包括，在形成所述接觸塞之前，在所述外延半導體區的所述第一部分的側壁和所述第二部分上形成硅化物區。
[0022]在該方法中，所述凹槽延伸到低于所述絕緣區的底面的水平面。
[0023]在該方法中，在蝕刻所述絕緣區之后，將所述絕緣區的與所述外延半導體區接觸的部分從所述絕緣區的所述部分的頂面到底面完全去除。
[0024]該方法進一步包括:在所述外延之后，在所述外延半導體區上方形成層間電介質(ILD);以及蝕刻所述ILD以形成接觸開口，其中，通過所述接觸開口露出所述半導體鰭的所述端部，并且通過所述接觸開口實施蝕刻所述絕緣區。
【附圖說明】
[0025]當結合附圖進行閱讀時，通過以下詳細描述可以更好地理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪出。事實上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0026]圖1至圖1lC是根據一些示例性實施例在鰭式場效應晶體管(FinFET)的制造過程中的中間階段的截面圖和立體圖；以及
[0027]圖12和圖13是根據可選實施例的FinFET的截面圖。
【具體實施方式】
[0028]以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，并不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接觸的方式形成第一部件和第二部件的實施例，并且也可以包括在第一部件和第二部件之間可以形成附加部件，使得第一部件和第二部件不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡明和清楚，而且其本身不指示所討論的各個實施例和/或結構之間的關系。
[0029]而且，為了便于描述，諸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”
等的空間相對術語在此可以用于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，這些空間相對術語旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且在此使用的空間相對描述符可以同樣地進行相應的解釋。
[0030]根據各個示例性實施例，提供了鰭式場效應晶體管(FinFET)及其形成方法。示出了形成FinFET的中間階段。也示出了形成FinFET的接觸件的中間階段。討論了實施例的變化。貫穿各個視圖和說明性實施例，相同的參考標號用于標示相同的元件。
[0031]圖1至圖1lC是根據一些示例性實施例在FinFET和相應的接觸件的制造過程中的中間階段的截面圖和立體圖。圖1示出了初始結構的立體圖。初始結構包括晶圓100，晶圓100還包括襯底20。襯底20可以是半導體襯底，半導體襯底還可以是硅襯底、硅鍺襯底或由其他半導體材料所形成的襯底。可以用P型或η型雜質摻雜襯底20。可以形成諸如淺溝槽隔離(STI)區的隔離區22以從襯底20的頂面延伸到襯底20內，其中，襯底20的頂面是晶圓100的主表面100Α。襯底20的介于相鄰的STI區22之間的部分被稱為半導體帶24。半導體帶24的頂面和STI區22的頂面可以彼此基本平齊。
[0032]STI區22可以包括氧化硅，其可以使用例如高密度等離子體(HDP)化學汽相沉積(CVD)來形成。STI區22也可以包括通過可流動的化學汽相沉積(FCVD)、旋涂等所形成的氧化物。
[0