。毋容質疑的是在不脫離本發明主旨的范圍內可對其進行各種改變。
[0315]〈變形例1>
[0316]例如，在上述實施例1中，已經對有關其中布線基板用作基材的BGA型半導體器件，且焊球以陣列形式鍵合至布線基板的背表面的實施例進行了說明。但是本發明的實施例不限于BGA型半導體器件以及采用布線基板作為基材的半導體器件。因此，作為變形例I的半導體器件也可構造為LGA型半導體器件，其中電極焊盤取代焊球而以陣列形式鍵合至布線基板的背表面。
[0317]此外，作為變形例I的半導體器件還可構造為利用引線框架作為基材而替代布線基板的半導體器件，例如SOP (小外形封裝)，QFP (四方扁平封裝)，QFN (四方扁平無引腳封裝)，S0N(小外形無引腳封裝)等等。此時，替代形成在布線基板2中的鍵合引腳2f (參考圖4)，形成在引線框架中的引腳通過引線7(參考圖4)分別與外圍電路芯片3的表面電極3apl(參考圖4)電連接。
[0318]〈變形例2>
[0319]例如，上述實施例1已經說明了其中在外圍電路芯片中形成閃速存儲器的實施例。本實施例的實施例不限于在外圍電路芯片中形成閃速存儲器的情況。因此，作為變形例2的半導體器件可構造為除外圍電路芯片3和邏輯芯片4之外還具備形成有閃速存儲器的存儲器芯片70的半導體器件。
[0320]圖36是變形例2的半導體器件的透視平面圖。圖36示出在密封體移除狀態下位于布線基板上的半導體器件的內部結構。圖37是變形例2的半導體器件的截面圖。圖37是沿圖36的線A - A截取的截面圖。此外，端子數量不限于圖36和37中所示的形式。
[0321]如圖36和37中所示，半導體器件I除外圍電路芯片3和邏輯芯片4之外還具備存儲器芯片70。存儲器芯片70具有表面(主表面，上表面)70a，與表面70a相反的背表面(主表面，下表面)70b，以及位于表面70a和背表面70b之間的側表面70c。如圖36中所示，存儲器芯片70在平面圖中具有正方形的外部形狀。此外，存儲器芯片70具有形成在表面70a上的表面電極(端子，電極焊盤，鍵合焊盤)70ap。
[0322]存儲器芯片70安裝在外圍電路芯片3上使得存儲器芯片70的表面70a面對外圍電路芯片3的表面3a。存儲器芯片70安裝在外圍電路芯片3的表面3a上并相鄰于邏輯芯片4。存儲器芯片70的表面電極70ap，以及作為外圍電路芯片3的表面電極3ap的表面電極3ap2分別通過凸起電極10電連接。此外，存儲器芯片70具有位于表面70a —側上的布線層70as。
[0323]粘合材料(密封構件，樹脂)NCL2設置在外圍電路芯片3和存儲器芯片70之間。粘合材料NCL2可類似于提供在外圍電路芯片3和邏輯芯片4之間的粘合材料(密封構件，樹脂)NCLI被制造。
[0324]如圖36和37中所示，在變形例2中，外圍電路芯片3安裝在布線基板2上，且邏輯芯片4以及存儲器芯片70安裝在外圍電路芯片3上。在圖36中所示的示例中，邏輯芯片4和存儲器芯片70在平面圖中彼此遠離設置。邏輯芯片4可類似于上述實施例1中的邏輯芯片4被制造。此外，存儲器芯片70包括閃速存儲器。因此，外圍電路芯片3沒有形成有作為存儲器MM2(參考圖5)的閃速存儲器，而是形成有具有容量小于實施例1中的閃速存儲器的容量的閃速存儲器。此外，存儲器芯片70可形成有存儲器控制器，其控制存儲器芯片70中形成的閃速存儲器。或者，控制存儲器芯片70中形成的閃速存儲器的存儲器控制器可形成在外圍電路芯片3中。
[0325]在變形例2中，不需要在每次根據半導體器件使用的目的或應用，即根據用戶或需求，執行關于閃速存儲器的容量的設計改變時，都重新提供具有被改變布局圖案的掩模作為用于制造外圍電路芯片3的掩模。因此，因為用于制造外圍電路芯片3的掩模可在用于制造多種類型的半導體器件的制造工藝之間通用，因此可降低半導體器件的制造成本。
[0326]<變形例3>
[0327]例如，上述實施例1已經說明了其中在邏輯芯片中形成CPU的實施例。但是本發明的實施例不限于僅在邏輯芯片中形成CPU的情況。因此，除在邏輯芯片中形成CPU之外，作為變形例3的半導體器件根據大于邏輯芯片制造時的工藝規則的工藝規則，也可構造為具備在外圍電路芯片中形成另一 CPU的半導體器件。
[0328]此外，以下將對有關在變形例2的半導體器件中提供另一 CPU的半導體器件的一個示例進行說明。但是本變形例的半導體器件也可例如構造為在實施例1的半導體器件中提供另一 CPU，其為不具備存儲器芯片70的半導體器件。
[0329]圖38是變形例3的半導體器件的透視平面圖。圖38示出在密封體移除的狀態下，位于布線基板上的半導體器件的內部結構。此外，圖38示出與透視平面圖重疊的半導體器件的電路構造示例。沿圖38的線A - A截取的變形例3的半導體器件的截面結構類似于圖37中所示的截面結構。
[0330]如圖5中所示，與實施例1的外圍電路芯片3相同，外圍電路芯片3具有CAN模塊(外圍電路)PR1，外部接口電路(外圍電路，接口)PR2，電源控制器PC1，熱敏二極管(溫度傳感器)TSl以及存儲器麗I。此外，與實施例1的邏輯芯片4相同，邏輯芯片4具有CPU電路PUl，局部RAM控制器PR3以及存儲器麗3。
[0331]另一方面，在本變形例3中，外圍電路芯片3具有不同于邏輯芯片4中提供的CPU電路PUl的CPU電路PU2。CPU電路PU2具有中央處理單元(CPU)U4。中央處理單元(CPU)U4是根據不比邏輯芯片4的制造時的工藝規則RL2精細(粗略)的工藝規則RLl而制造為外圍電路芯片3的CPU。此外，在圖38中采用虛線典型地示出CPU電路PU2以及中央處理單元(CPU)U4，因為它們形成在外圍電路芯片3的內部。
[0332]與實施例1相同，即使在本變形例3中，電源控制單元CUl中包括的電源控制控制器PCl (參考圖5)重復在邏輯芯片4的溫度上升至溫度Tl時切斷供應至邏輯芯片4的CPU電路PUl的電源以及當邏輯芯片4的溫度降至溫度T2時恢復供應至CPU電路PUl的電源的控制。
[0333]另一方面，在本變形例3中，電源控制單元⑶I中包括的電源控制器PCl將電源提供至外圍電路芯片3中形成的CPU電路PU2以工作CPU電路PU2，同時切斷提供至邏輯芯片4的CPU電路PUl的電源。外圍電路芯片3中形成的CPU電路PU2與邏輯芯片4中形成的CPU電路PUl相比具有保持半導體器件必須維持的所需最少功能的功能。因此，CPU電路PU2比CPU電路PUl功耗小且產生的熱量也較少。因此，在本變形例3中，與CPU電路PUl相比功耗較小且產生的熱量較少的CPU電路PU2即使在將提供至邏輯芯片4的CPU電路PUl的電源切斷時也能工作。因此能避免邏輯芯片4的溫度持續上升，同時保持所需最少功能。
[0334]<變形例4>
[0335]此外，在不脫離上述實施例中說明的技術觀點的主旨的范圍內，可組合應用實施例I至變形例3的任一種或多種。
[0336]本發明包括至少以下實施例。
[0337][附錄I]
[0338]一種半導體器件的制造方法，包括如下步驟:
[0339](a)提供基材，具有第一主表面、形成在第一主表面上的多個第一電極焊盤以及與第一主表面相反的第一背表面的第一半導體芯片，以及具有第二主表面、形成在第二主表面上的多個第二電極焊盤以及與第二主表面相反的第二背表面的第二半導體芯片；
[0340]其中第一半導體芯片包括第一外圍電路，電源控制器，溫度傳感器以及第一 RAM,
[0341]第一外圍電路和第一 RAM分別根據第一工藝規則制造，
[0342]第二半導體芯片包括CPU，第二外圍電路以及第二 RAM，以及
[0343]CPU，第二外圍電路和第二 RAM分別根據比第一工藝規則精細的第二工藝規則制造，
[0344](b)在基材的芯片安裝區上安裝第一半導體芯片；
[0345](C)在第一半導體芯片的芯片安裝區上安裝第二半導體芯片使得第二半導體芯片的第二主表面面對第一半導體芯片；以及
[0346](d)通過多個第一導電構件分別將第一半導體芯片的第一電極焊盤的用于基材的多個電極焊盤與基材的多個引腳電連接，以及通過多個第二導電構件分別將第二半導體芯片的第二電極焊盤與第一半導體芯片的第一電極焊盤的用于半導體芯片的多個電極焊盤電連接。
[0347][附錄2]
[0348]一種半導體器件，包括:
[0349]基材；
[0350]具有第一主表面、形成在第一主表面上的多個第一電極焊盤以及與第一主表面相反的第一背表面，且安裝在基材的芯片安裝區上使得第一主表面面對基材的第一半導體芯片；
[0351]具有第二主表面、形成在第二主表面上的多個第二電極焊盤以及與第二主表面相反的第二背表面，且安裝在第一半導體芯片上使得第二主表面面對第一半導體芯片的第一背表面的第二半導體芯片；
[0352]分別將第一半導體芯片的第一電極焊盤的用于基材的多個電極焊盤與基材的多個引腳電連接的多個第一導電構件；
[0353]分別將第二半導體芯片的第二電極焊盤與第一半導體芯片的第一電極焊盤的用于半導體芯片的多個電極焊盤電連接的多個第二導電構件；
[0354]在第一半導體芯片和第二半導體芯片之間密封的第一密封構件；以及
[0355]在基材和第一半導體芯片之間密封的第二密封構件，
[0356]其中第二半導體芯片包括第一外圍電路，電源控制器，溫度傳感器和第一 RAM，
[0357]其中第一半導體芯片包括CPU，第二外圍電路以及第二 RAM，
[0358]其中第一外圍電路和第一 RAM分別根據第一工藝規則制造，
[0359]其中CPU，第二外圍電路以及第二 RAM分別根據比第一工藝規則精細的第二工藝規則制造，
[0360]其中第一半導體芯片具有形成在第一背表面中的多個第三電極焊盤，以及從第一主表面和第一背表面中的一個穿透到其另一個的多個貫穿電極，
[0361]其中第三電極焊盤通過貫穿電極分別將用于第一電極焊盤的半導體芯片的多個電極焊盤電連接，以及
[0362]其中第二導電構件分別將第三電極焊盤與第二半導體芯片的第二電極焊盤電連接。
[0363][附錄3]
[0364]一種半導體器件，包括:
[0365]具有具備第一芯片安裝區和相鄰于第一芯片安裝區的第二芯片安裝區的第一表面以及與第一表面相反的第二表面的基材；
[0366]具有第一主表面，形成在第一主表面上的多個第一電極焊盤以及與第一主表面相反的第一背表面，且安裝在基材的第一芯片安裝區上的第一半導體芯片；
[0367]具有第二主表面，形成在第二主表面上的多個第二電極焊盤以及與第二主表面相反的第二背表面，且安裝在基材的第二芯片安裝區上的第二半導體芯片；
[0368]分別將第一半導體芯片的第一電極焊盤與基材的多個引腳的多個第一芯片引腳電連接的多個第一導電構件；
[0369]分別將第二半導體芯片的第二電極焊盤與基材的引腳的多個第二芯片引腳電連接的多個第二導電構件；
[0370]在基材和第一半導體芯片之間密封的第一密封構件；以及
[0371]在基材和第二半導體芯片之間密封的第二密封構件，
[0372]其中第一半導體芯片包括第一外圍電路，電源控制器，溫度傳感器和第一 RAM,
[0373]其中第二半導體芯片包括CPU，第二外圍電路以及第二 RAM，
[0374]其中第一外圍電路和第一 RAM分別根據第一工藝規則制造，以及
[0375]其中CPU，第二外圍電路以及第二 RAM分別根據比第一工藝規則精細的第二工藝規則制造。
【主權項】
1.一種半導體器件，包括: 基材； 第一半導體芯片，所述第一半導體芯片具有第一主表面、形成在所述第一主表面上的多個第一電極焊盤、以及與所述第一主表面相反的第一背表面，所述第一半導體芯片安裝在所述基材的芯片安裝區上；第二半導體芯片，所述第二半導體芯片具有第二主表面、形成在所述第二主表面上的多個第二電極焊盤、以及與所述第二主表面相反的第二背表面，所述第二半導體芯片安裝在所述第一半導體芯片的芯片安裝區上，使得所述第二主表面面對所述第一半導體芯片；多個第一導電構件，所述多個第一導電構件將所述第一半導體芯片的所述第一電極焊盤中的用于基材的多個電極焊盤與所述基材的多個引腳分別電連接；以及 多個第二導電構件，所述多個第二導電構件將所述第二半導體芯片的所述第二電極焊盤與所述第一半導體芯片的所述第一電極焊盤中的用于半導體芯片的多個電極焊盤分別電連接； 其中所述第一半導體芯片包括第一外圍電路、電源控制器、溫度傳感器和第一 RAM， 其中所述第二半導體芯片包括CPU、第二外圍電路以及第二 RAM， 其中所述第一外圍電路和所述第一 RAM分別基于第一工藝規則制造，并且其中所述CPU、所述第二外圍電路以及所述第二 RAM分別基于比所述第一工藝規則精細的第二工藝規則制造。
2.根據權利要求1的半導體器件，其中驅動電源與所述電源控制器電連接，并且通過在所述第一半導體芯片中形成的電源布線被提供給所述第二半導體芯片的所述CPU。
3.根據權利要求2的半導體器件，其中所述電源控制器和所述溫度傳感器分別形成在所述第一半導體芯片的與所述第二半導體芯片重疊的區域中。
4.根據權利要求1的半導體器件， 其中所述第一半導體芯片還形成有第一閃速存儲器，并且 其中所述第一閃速存儲器的占據面積大于所述第一外圍電路、所述溫度傳感器、所述第一 RAM、所述第二 RAM、所述CPU以及所述第二外圍電路中的每一個的占據面積。
5.根據權利要求1的半導體器件， 其中第三半導體芯片安裝在所述第一半導體芯片的所述第一主表面上并且與所述第二半導體芯片相鄰，并且 其中所述第三半導體芯片包括第二閃速存儲器。
6.根據權利要求1的半導體器件， 其中所述第二 RAM包括與所述第一 RAM相同的結構， 其中所述第一 RAM不在與所述CPU相同的速度下工作，并且 其中所述第二 RAM在與所述CPU相同的速度下工作。
7.根據權利要求1的半導體器件， 其中所述第一半導體芯片還形成有用于外部LSI的接口， 其中所述接口基于所述第一工藝規則制造，并且 其中所述接口所需的電壓值高于所述第一外圍電路、所述溫度傳感器、所述第一 RAM、所述第二 RAM、所述CPU以及所述第二外圍電路中的每一個所需的電壓值。
8.根據權利要求1的半導體器件， 其中構造了所述第一外圍電路、所述電源控制器、所述溫度傳感器以及所述第一 RAM中的每一個的第一晶體管的柵絕緣膜包括氧化硅膜或氧氮化硅膜， 其中所述第一晶體管的柵電極包括多晶硅， 其中構造了所述CPU、所述第二外圍電路以及所述第二 RAM中的每一個的第二晶體管的柵絕緣膜包括含鉿的絕緣膜，并且 其中所述第二晶體管的柵電極包括金屬材料。
9.根據權利要求1的半導體器件，還包括在所述第一半導體芯片和所述第二半導體芯片之間密封的第一密封構件，以及密封所述第一半導體芯片、所述第二半導體芯片、所述第一導電構件和所述第一密封構件的第二密封構件， 其中所述第一半導體芯片安裝在所述基材的所述芯片安裝區上，使得所述第一半導體芯片的所述第一背表面面對所述基材， 其中所述第二半導體芯片安裝在所述第一半導體芯片的所述芯片安裝區上，使得所述第二半導體芯片的所述第二主表面面對所述第一半導體芯片的第一主表面，并且 其中所述第一半導體芯片通過第一粘合材料安裝在所述基材的所述芯片安裝區上。
10.根據權利要求1的半導體器件，包括在所述基材和所述第一半導體芯片之間密封的第三密封構件， 其中所述第一半導體芯片安裝在所述基材的所述芯片安裝區上，使得所述第一半導體芯片的所述第一主表面面對所述基材， 其中所述第二半導體芯片安裝在所述第一半導體芯片的所述芯片安裝區上，使得所述第二半導體芯片的所述第二主表面面對所述第一半導體芯片的所述第一背表面， 其中所述第一半導體芯片具有形成在所述第一背表面中的多個第三電極焊盤，以及從所述第一主表面和所述第一背表面中的一個穿透到所述第一主表面和所述第一背表面中的另一個的多個貫穿電極， 其中所述第三電極焊盤經由所述貫穿電極分別電連接所述第一電極焊盤的用于半導體芯片的多個電極焊盤，并且 其中所述第二導電構件將所述第三電極焊盤與所述第二半導體芯片的所述第二電極焊盤分別電連接。
11.一種半導體器件，其中根據權利要求1的半導體器件安裝在布線基板上，并且 其中安裝在所述布線基板上的半導體器件控制安裝在所述布線基板上的另一半導體器件。
12.根據權利要求11的半導體器件，其中另一半導體器件是存儲器器件。
13.一種半導體器件，包括: 基材； 第一半導體芯片，所述第一半導體芯片具有第一主表面、形成在所述第一主表面上的多個第一電極焊盤、以及與所述第一主表面相反的第一背表面，所述第一半導體芯片安裝在所述基材的芯片安裝區上； 第二半導體芯片，所述第二半導體芯片具有第二主表面、形成在所述第二主表面上的多個第二電極焊盤、以及與所述第二主表面相反的第二背表面，所述第二半導體芯片安裝在所述第一半導體芯片的所述芯片安裝區上，使得所述第二主表面面對所述第一半導體芯片； 多個第一導電構件，所述多個第一導電構件將所述第一半導體芯片的所述第一電極焊盤中的用于基材的多個電極焊盤與所述基材的多個引腳分別電連接；以及 多個第二導電構件，所述多個第二導電構件將所述第二半導體芯片的所述第二電極焊盤與所述第一半導體芯片的所述第一電極焊盤中的用于半導體芯片的多個電極焊盤分別電連接； 其中所述第一半導體芯片包括第一外圍電路、電源控制器、溫度傳感器和第一 RAM， 其中所述第二半導體芯片包括CPU、第二外圍電路以及第二 RAM,并且其中所述第一半導體芯片的布線層中的第一最小布線間隔大于所述第二半導體芯片的布線層中的第二最小布線間隔。
14.根據權利要求13的半導體器件，其中驅動電源與所述電源控制器電連接，并且通過在所述第一半導體芯片中形成的電源布線被提供給所述第二半導體芯片的所述CPU。
15.根據權利要求14的半導體器件，其中所述電源控制器和所述溫度傳感器分別形成在所述第一半導體芯片的與所述第二半導體芯片重疊的區域中。
16.根據權利要求13的半導體器件， 其中所述第一半導體芯片還形成有第一閃速存儲器，并且 其中所述第一閃速存儲器的占據面積大于所述第一外圍電路、所述溫度傳感器、所述第一 RAM、所述第二 RAM、所述CPU以及所述第二外圍電路中的每一個的占據面積。
17.根據權利要求13的半導體器件， 其中第三半導體芯片安裝在所述第一半導體芯片的所述第一主表面上并且與所述第二半導體芯片相鄰，并且 其中所述第三半導體芯片包括第二閃速存儲器。
18.根據權利要求13的半導體器件， 其中所述第二 RAM包括與所述第一 RAM相同的結構， 其中所述第一 RAM不在與所述CPU相同的速度下工作，并且 其中所述第二 RAM在與所述CPU相同的速度下工作。
19.根據權利要求13的半導體器件， 其中所述第一半導體芯片還形成有用于外部LSI的接口，并且其中所述接口所需的電壓值高于所述第一外圍電路、所述溫度傳感器、所述第一 RAM、所述第二 RAM、所述CPU以及所述第二外圍電路中的每一個所需的電壓值。
20.根據權利要求13的半導體器件， 其中構造了所述第一外圍電路、所述電源控制器、所述溫度傳感器以及所述第一 RAM中的每一個的第一晶體管的柵絕緣膜包括氧化硅膜或氧氮化硅膜， 其中所述第一晶體管的柵電極包括多晶硅， 其中構造了所述CPU、所述第二外圍電路以及所述第二 RAM中的每一個的第二晶體管的柵絕緣膜包括含鉿的絕緣膜，并且 其中所述第二晶體管的柵電極包括金屬材料。
【專利摘要】本發明涉及改善半導體集成電路器件的性能。半導體器件具有安裝在布線基板上的外圍電路芯片以及邏輯芯片。布線基板和外圍電路芯片電連接，且外圍電路芯片和邏輯芯片電連接。外圍電路芯片包括第一外圍電路，電源控制器，溫度傳感器以及第一RAM。邏輯芯片包括CPU，第二外圍電路以及第二RAM。第一外圍電路和第一RAM根據第一工藝規則制造。CPU，第二外圍電路和第二RAM根據比第一工藝規則精細的第二工藝規則制造。
【IPC分類】H01L27-115
【公開號】CN104733463
【申請號】CN201410798449
【發明人】山道新太郎, 中村篤, 伊藤雅之, 田岡直人, 森健太朗
【申請人】瑞薩電子株式會社
【公開日】2015年6月24日
【申請日】2014年12月18日
【公告號】US20150171066