半導體器件的制作方法
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]將2013年12月18日提交的日本專利申請N0.2013-261419的公開內容(包括說明書，附圖以及摘要)整體并入本文作為參考。
技術領域
[0003]本發明涉及一種半導體器件技術，且特別涉及一種如果應用于在封裝中安裝有半導體芯片的半導體器件而有效的技術。
【背景技術】
[0004]在日本未審專利申請公布N0.2007-227537(專利文獻I)中已經描述了一種技術，其將在不同工藝中形成的存儲器單元和控制器單元彼此分離，并在分離的芯片中形成它們，且通過層疊結構的多芯片封裝(MCP)技術將它們集成在一個半導體器件中。
[0005]此外，日本未審專利公布N0.2010-62328(專利文獻2)中已經描述了具有三維層疊或堆疊型MCP等的半導體芯片的所謂的CoC(芯片上芯片)半導體器件。在專利文獻2中，在平面圖中小于固定至晶片焊盤或薄膜狀基板的第一半導體芯片的第二半導體芯片在它們彼此相對的狀態下與第一半導體芯片電連接。而且，在專利文獻2中，用于執行第二半導體芯片和半導體器件外部之間的信號傳輸的信號端子部形成在位于第二半導體芯片的側面位置處的第一半導體芯片上。
[0006][現有技術文獻]
[0007][專利文獻]
[0008][專利文獻I]日本未審專利申請公布N0.2007-227537
[0009][專利文獻2]日本未審專利申請公布N0.2010-62328
【發明內容】
[0010]產生的問題是電流會滲漏通過絕緣的位置或路徑，且其最初不應在半導體器件的各個電子電路(以下也簡稱為“電路”)上流動，即產生漏電流。這種漏電流在半導體器件工作時隨周圍溫度(環境溫度)的上升而增大。此外，當產生漏電流(增大)時，由半導體芯片本身產生的熱量也增大。隨后，半導體器件的溫度持續上升，因此導致半導體器件不能正常工作的風險。
[0011]本申請的發明人已經預計隨著在半導體器件的制造時的工藝規則的微型化，例如從90nm降至65nm, 40nm以及28nm，上述漏電流會進一步增大，且半導體器件的溫度會持續的進一步升尚。
[0012]而且，根據本申請發明人的調查，發明人已經發現導致上述問題的因素在于以下要點。
[0013]具有中央處理單元(CPU)的一個半導體芯片，包括上述CPU在內，由多個諸如邏輯RAM控制器，諸如RAM和閃速存儲器等的存儲器，CAN模塊，外部接口電路以及電源控制器等的電路形成。
[0014]此外，為了實現半導體器件的高集成度，增速或低功耗等，至少上述電路的CPU需要根據相對精細(小)的工藝規則，即高端工藝(先進工藝)進行制造。但是，除上述電路中的CPU之外，還存在可根據比高端工藝中的工藝規則不精細(較粗糙)的工藝，即通過低端工藝(傳統工藝)制造的電路。
[0015]但是難以通過工藝規則彼此不同的多個制造工藝制造一個半導體芯片。
[0016]因此考慮除上述電路中的CPU之外并能通過所謂的低端工藝制造的電路根據與CPU的制造時，即高端工藝相同的工藝制造。
[0017]但是，如上所述，本申請的發明人已經發現通過高端工藝制造半導體芯片中包括的所有電路作為解決難于通過彼此不同的多個制造工藝制造電路的措施是導致漏電流的上述問題的一個因素。
[0018]本說明書的說明和附圖將使其他目的和新穎的特征變得顯而易見。
[0019]根據一個實施例的半導體器件具有安裝在基材上的第一半導體芯片和第二半導體芯片。基材和第一半導體芯片通過第一導電構件電連接。第一半導體芯片和第二半導體芯片通過第二導電構件電連接。第一半導體芯片包括第一外圍電路，電源控制器，溫度傳感器和第一 RAM。第二半導體芯片包括CPU，第二外圍電路以及第二 RAM。第一外圍電路和第一 RAM分別根據第一工藝規則制造。CPU，第二外圍電路和第二 RAM分別根據比第一工藝規則更精細的第二工藝規則制造。
[0020]此外，根據另一實施例的半導體器件具有安裝在基材上的第一半導體芯片和第二半導體芯片。基材和第一半導體芯片通過第一導電構件電連接。第一半導體芯片和第二半導體芯片通過第二導電構件電連接。第一半導體芯片包括第一外圍電路，電源控制器，溫度傳感器和第一 RAM。第二半導體芯片包括CPU，第二外圍電路和第二 RAM。第一半導體芯片的布線層中的第一最小布線間隔大于第二半導體芯片的布線層中的第二最小布線間隔。
[0021]根據一個實施例，能實現半導體器件的高集成度，增速或低功耗。
【附圖說明】
[0022]圖1是實施例1的半導體器件的透視圖；
[0023]圖2是實施例1的半導體器件的底部示意圖；
[0024]圖3是實施例1的半導體器件的透視平面圖；
[0025]圖4是實施例1的半導體器件的截面圖；
[0026]圖5是說明實施例1的半導體器件的電路構造示例的框圖；
[0027]圖6是代表性地示出實施例1的半導體器件中的電路布置的透視圖；
[0028]圖7是具備實施例1的半導體器件和存儲器裝置的系統的透視平面圖；
[0029]圖8是具備實施例1的半導體器件和存儲器裝置的截面圖；
[0030]圖9是示出實施例1的半導體器件的外圍電路芯片中的布線層的結構示例的截面圖；
[0031]圖10是說明實施例1的半導體器件的邏輯芯片中的布線層的結構示例的截面圖；
[0032]圖11是說明實施例1的半導體器件的外圍電路芯片中的MISFET的結構示例的截面圖；
[0033]圖12是示出實施例1的半導體器件的邏輯芯片中的MISFET的結構示例的截面圖；
[0034]圖13是示出通過仿真比較例中的半導體芯片的工作時間和溫度之間的關系而獲得的結果的曲線圖；
[0035]圖14是說明在比較例中執行電源關閉并伴隨半導體芯片的溫度上升的半導體芯片的工作時間和溫度之間關系的曲線圖；
[0036]圖15是示出實施例1的半導體器件的制造工藝的一部分的制造工藝流程圖；
[0037]圖16是示出實施例1的半導體器件的制造步驟的平面圖；
[0038]圖17是示出實施例1的半導體器件的制造步驟的截面圖；
[0039]圖18是示出實施例1的半導體器件的制造步驟的平面圖；
[0040]圖19是示出實施例1的半導體器件的制造步驟的截面圖；
[0041]圖20是示出實施例1的半導體器件的制造步驟的平面圖；
[0042]圖21是示出實施例1的半導體器件的制造步驟的截面圖；
[0043]圖22是示出實施例1的半導體器件的制造步驟的截面圖；
[0044]圖23是示出實施例1的半導體器件的制造步驟的截面圖；
[0045]圖24是示出實施例1的半導體器件的制造步驟的截面圖；
[0046]圖25是示出實施例1的半導體器件的制造步驟的截面圖；
[0047]圖26是示出實施例1的半導體器件的制造步驟的截面圖；
[0048]圖27是示出實施例1的半導體器件的制造步驟的截面圖；
[0049]圖28是示出實施例1的半導體器件的制造步驟的截面圖；
[0050]圖29是實施例2的半導體器件的平面圖；
[0051]圖30是實施例2的半導體器件的截面圖；
[0052]圖31是實施例3的半導體器件的平面圖；
[0053]圖32是實施例3的半導體器件的截面圖；
[0054]圖33是實施例4的半導體器件的平面圖；
[0055]圖34是實施例4的半導體器件的截面圖；
[0056]圖35是示出實施例4的半導體器件的另一示例的結構的截面圖；
[0057]圖36是變形例2的半導體器件的透視平面圖；
[0058]圖37是變形例2的半導體器件的截面圖；以及
[0059]圖38是變形例3的半導體器件的透視平面圖。
【具體實施方式】
[0060](本申請中的說明方式，基本術語和用途的說明)
[0061]在本申請中，如果必要，為了方便起見，以下各個實施例將通過分成多個部分等進行說明。但是，除非特別明確示出，否則它們不彼此無關。不管說明之前和之后，單一示例的各個部分，其中一個是另一個或一個變形或其他的某些或所有的部分細節。此外，對于常規來說，將省略相同部分的重復說明。除非特別明確示出，否則實施例中相應部件不是必需的，除部件數量被理論上限制且除非從上下文顯而易見的情況之外。
[0062]類似地，當材料，組分等在各個實施例等的說明中涉及時，除非特別明確示出且除非從上下文顯然排除另一部件之外，否則“X包括A”等的表述不排除包括除A之外的部件。例如，如果表述涉及部件，則其是指“X包括A作為主要成分”等。毋容質疑的是，例如，“硅構件”等不限于純硅，而是可包括由包含SiGe合金或作為主要成分的另一類型的硅以及其他添加劑等的多組分合金制成的構件。此外，除非另外說明，特別除明確指出之外，否則金鍍層，Cu層，鎳鍍層等不僅包括純的構件而分別還包括金，Cu，鎳等作為主要成分的構件。
[0063]此外，即使在涉及特定數值或量時，除非特別明確示出且理論上限于特定數值，且除非從上下文明確說明之外，否則其可以是超過特定數值的數值或小于特定數值的數值。
[0064]在實施例的相應附圖中，相同或相似的部分由相同或相似的符號或參考數字表示，且原則上將不再贅述其說明。
[0065]此外，在附圖中，當它們變得復雜或借助空白的區分是清晰的時，存在即使在截面圖中也能省略陰影等的情況。在這方面，如果從說明等中顯而易見，例如，背景輪廓即使在平面中封閉的孔的情況下也可省略。而且，即使沒有截面圖，陰影或點圖案也可適用于清楚示出非空白或清楚指示區域的邊界。
[0066]而且，在以下實施例中，當范圍指示為A至B時，除非明確說明，否則其旨在指示A以上且B以下。
[0067]在將在下文說明的實施例中，對于SiP(封裝內系統)型半導體器件的示例來說，將說明裝備在具有一個半導體芯片的封裝中的半導體封裝可分成多個半導體芯片。
[0068](實施例1)
[0069]<半導體器件>
[0070]首先采用圖1至4說明本實施例1的半導體器件(半導體封裝)I的外形結構。圖1是實施例1的半導體器件的透視圖。圖2是實施例1的半導體器件的底部示意圖。圖3是實施例1的半導體器件的透視平面圖。圖3示出在密封體的移除狀態中的布線基板上的半導體器件的內部結構。圖4是實施例1的半導體器件的截面圖。圖4是沿圖3的線A-A截取的截面圖。此外，雖然圖1至4中所示的端子的數量減少以便于更容易觀察，但是端子(鍵合引腳2f，焊接區2g，焊球6以及表面電極3ap以及4ap等)的數量不限于圖1至4中所示的形式。
[0071]本實施例1的半導體器件(半導體封裝)I具備布線基板(基材)2，安裝在布線基板2上的外圍電路芯片(半導體芯片)3以及邏輯芯片(半導體芯片)4兩者，以及密封外圍電路芯片3和邏輯芯片4的密封體(密封構件，樹脂)5。
[0072]如圖4中所示，布線基板(基材)2具有外圍電路芯片3安裝在其上的上表面(表面，主表面，芯片安裝表面)2a，與上表面2a相反的下表面(表面，主表面，安裝表面)2b，以及設置在上表面2a和下表面2b之間的側表面2c。如圖2和3中所示，布線基板2具有平面圖中的正方形的外部形狀。在圖2和3中所示的示例中，對于布線基板2的平面尺寸來說(平面圖中的尺寸，上表面2a和下表面2b的尺寸，外形尺寸)來說，例如，一側的長度約為14mm。布線基板2具有平面圖中的正方形形狀。此外，布線板2的厚度(高度)，即從圖4中所示的上表面2a至下表面2b的距離例如約為0.3mm至0.5mm。
[0073]此外，在本申請的說明書中，術語“平面圖中”是指從垂直于布線板2的上表面2a或其下表面2b，外圍電路芯片3的表面3a或其背表面3b，或邏輯芯片4的表面4a或其背表面4b的方向觀察布線基板2。
[0074]布線基板2是用于將安裝在上表面2a —側上的外圍電路芯片3和邏輯芯片4與未說明的安裝基板彼此電連接的內插器，且具有將上表面2a—側和下表面2b —側彼此電連接的多個布線層(圖4中所示的示例中為四個層)。各個布線層都包括多個布線2d和分別絕緣布線2d和相鄰布線層之間的絕緣層2e。這里，本實施例1的布線基板2具有三個絕緣層2e，其中中央絕緣層2e是核心層(核心材料)。但是可采用不具有絕緣層2e的所謂的無核心基板作為核心。此外，布線2d包括形成在絕緣層2e的上或下表面上的布線2dl，以及作為層間導電路徑的通孔布線2d2，其形成為在其厚度方向上穿過絕緣層2e。
[0075]此外，用作與外圍電路芯片3電連接的端子的多個鍵合引腳(端子，芯片安裝表面側端子，電極)2f形成在布線基板2的上表面2a中。鍵合引腳2f是通過引線7電連接形成在外圍電路芯片3的表面3a上的表面電極(端子，電極焊盤，鍵合焊盤)3ap的相應的端子。另一方面，多個焊接區2g形成在布線基板2的下表面2b中。用作用于與未說明的安裝基板電連接的端子的多個焊球6，即半導體器件I的外部連接端子分別鍵合至焊接區2g。鍵合引腳2f和焊接區2g分別通過引線2d彼此電連接。此外，因為與鍵合引腳2f和焊接區2g連接的布線2d與鍵合引腳2f和焊接區2g整體形成，因此鍵合引腳2f和焊接區2g示出為圖4中的布線2d的一部分。
[0076]布線基板2的上表面2a連同鍵合引腳2f在內都由絕緣膜(阻焊膜)2h覆蓋。開口形成在絕緣膜2h中。至少一些焊盤引腳2f(鍵合至外圍電路芯片3的部分，鍵合區)在開口處從絕緣膜2h暴露出。此外，布線基板2的下表面2b包括焊接區2g在內由絕緣膜(阻焊膜)2k覆蓋。開口形成在絕緣膜2k中。至少一些焊接區2g(鍵合至焊球6的部分)在開口處從絕緣膜2k暴露。
[0077]此外，如圖4中所示，分別在布線基板2的下表面2b處鍵合至焊接區2g的焊球(外部端子，電極，外部電極)6如圖2中所示排列成矩陣狀態(陣列形式，矩陣形式)。雖然圖2中未示出，但是鍵合焊球6的焊接區2g(參考圖4)也排列成矩陣狀態(陣列形式，矩陣形式)。因此，其中以矩陣形式排列在布線基板2的安裝表面側上的外部端子(焊球6，焊接區2g)的半導體器件也稱為區域陣列型半導體器件。區域陣列型半導體器件是優選的，因為布線基板2的安裝表面(下表面2b)側可有效用作用于外部端子的設置間隔，所以即使外部端子數量增加，半導體器件的安裝面積的增大也可得以抑制。即，其中外部端子數量增加的、具有高功能性且高集成度的半導體器件可借助間隔節約方式安裝。
[0078]半導體器件I具備安裝在布線基板2上作為多個半導體芯片的外圍電路芯片3和邏輯芯片4。在圖4中所示的示例中，外圍電路芯片3安裝在布線基板2上，且邏輯芯片4安裝在外圍電路芯片3上。邏輯芯片4通過外圍電路芯片3與布線基板2電連接。此外，如將利用圖9至12在下文說明的，諸如MISFET (金屬絕緣體半導體場效應晶體管)的多個半導體元件等形成在外圍電路芯片3和邏輯芯片4中。
[0079]外圍電路芯片3具有表面(主表面，上表面)3a，與表面3a相反的背表面(主表面，下表面)3b以及位于表面3a和背表面3b之間的側表面3c。如圖3中所示，外圍電路芯片3在平面圖中具有正方形的外部形狀。此外，外圍電路芯片3具有形成在表面3a上的表面電極(端子，電極焊盤，鍵合焊盤)3ap。此外，在外圍電路芯片3的表面電極3ap上，與布線基板2的鍵合引腳2f電連接的那些作為表面電極(用于基材的電極焊盤)3apl，且與邏輯芯片4的表面電極(端子，電極焊盤，鍵合焊盤)4ap電連接的那些作為表面電極(用于芯片的電極焊盤)3ap2。
[0080]邏輯芯片4具有表面(主表面，上表面)4a，與表面4a相反的背表面(主表面，下表面)4b以及位于表面4a和背表面4b之間的側表面4c。如圖3中所示，邏輯芯片4在平面圖中具有正方形外部形狀。此外，邏輯芯片4具有形成在表面4a上的表面電極(端子，電極焊盤，鍵合焊盤)4ap。
[0081]如利用圖5將在下文說明的，諸如CAN(控制器區域網絡)模塊PRl的外圍電路，諸如SRAM (靜態隨機存取存儲器)的存儲器MMl，電源控制器PCl以及熱敏二極管(溫度傳感器)TSl形成在外圍電路芯片(半導體芯片)3中。即，外圍電路芯片3是形成有外圍電路的半導體芯片。
[0082]此外，CPU (中央處理單元)電路I3Ul，諸如邏輯RAM控制器PR3的外圍電路，以及諸如SRAM的存儲器MM3形成在邏輯芯片(半導體芯片)4中。即，邏輯芯片4是形成有作為邏輯電路，即作為邏輯電路的中央處理單元的CPU的半導體芯片。
[0083]外圍電路芯片3中包括的相應電路形成在外圍電路芯片3的表面3a—側上。具體來說，如利用圖9和11將在下文提及的，外圍電路3具備例如由硅(Si)組成的半導體基板30S(參考圖9將在下文說明)。例如，諸如MISFET的多個半導體元件(參考圖9將在下文說明)形成在半導體基板30S的主表面(元件形成表面)30p上(參考圖9將在下文說明)。其中層疊多個布線以及在布線之間進行絕緣的絕緣膜的布線層3as形成在半導體基板30S的主表面(表面3a —側)上。布線層3as在圖4中不出。布線層3as的布線分別與構成各個電路的半導體元件電連接。形成在外圍電路芯片3的表面3a(參考圖4)上的多個表面電極3ap通過提供在半導體基板30S和表面3a之間的布線層3as與它們相應的半導體元件電連接，從而構成各個電路的一部分。
[0084]邏輯芯片4中包括的相應電路形成在邏輯芯片4的表面4a —側上。具體來說，如將利用圖10和12在下文提及的，邏輯芯片4例如具備由硅(Si)組成的半導體基板40S(參考圖10將在下文說明)。例如，諸如MISFET的多個半導體元件(參考圖10將在下文說明)形成在半導體基板40S的主表面(元件形成表面)40p(參考圖10將在下文說明)上。其中層疊多個布線和在布線之間進行絕緣的絕緣膜的布線層4as形成在半導體基板40S的主表面(表面4a—側)上。布線層4as在圖4中不出。布線層4as的布線分別與構成各個電路的半導體元件電連接。形成在邏輯芯片4的表面4a(參考圖4)上的多個表面電極4ap通過提供在半導體基板40S和表面4a之間的布線層4as與它們相應的半導體元件電連接，從而構成各個電路的一部分。
[0085]外圍電路芯片3安裝在布線基板2上，使得外圍電路芯片3的背表面3b與布線基板2的上表面2a相對。外圍電路芯片3安裝在布線基板2的上表面2a的對應其的芯片安裝區(芯片安裝部)2pl上，該區域是安裝外圍電路芯片3的預定區域。外圍電路芯片3和布線基板2通過引線(導電構件)7連接。具體來說，外圍電路芯片3的表面電極(用于基材的電極焊盤)3apl以及布線基板2的鍵合引腳2f通過引線7彼此電連接。因此，外圍電路芯片3的背表面3b和布線基板2的上表面2a通過晶片鍵合材料(粘合材料)8而彼此鍵合。
[0086]邏輯芯片4安裝在外圍電路芯片3上，使得邏輯芯片4的表面4a與外圍電路芯片3的表面3a相對。邏輯芯片4安裝在外圍電路芯片3的表面3a的相應其的芯片安裝區(芯片安裝部)3pl上，該安裝區是安裝邏輯芯片4的預定區域。邏輯芯片4和外圍電路芯片3倒裝鍵合。具體來說，例如如下所示，外圍電路芯片3的表面電極(端子，電極焊盤，鍵合焊盤)3ap2和邏輯芯片4的表面電極(端子，電極焊盤，鍵合焊盤)4ap通過倒裝鍵合連接。
[0087]在邏輯芯片4的表面電極4ap和外圍電路芯片3的表面電極3ap2之間的接合部分處，例如，其表面電極4ap和其表面電極3ap2通過作為主要由銅(Cu)組成，每個由形成為柱狀(例如圓柱狀)的金屬構件的凸起電極(導電構件，柱狀電極，凸塊)9分別電連接。例如，鎳(Ni)膜和焊料(例如SnAg)膜層疊在形成在邏輯芯片4的表面電極4ap上的凸起電極9的端部上，且在其端部的焊料膜鍵合至外圍電路芯片3的表面電極3ap2，由此能電連接邏輯芯片4的表面電極4ap和外圍電路芯片3的表面電極3ap2。但是在滿足電學特性要求或滿足鍵合強度要求的范圍內，可應用各種變形以作為構成形成在凸起電極9的端部的鍵合材料。
[0088]在本實施例1中，一個半導體芯片已經分成形成有CPU的邏輯芯片4以及形成有外圍電路的外圍電路芯片3。因為需要通過大量布線在CPU和外圍電路之間進行電連接，電連接邏輯芯片4和外圍電路芯片3的表面電極4ap的數量大于在現有技術中層疊多個半導體芯片的半導體芯片之間電連接的表面電極的數量。具體來說，表面電極4ap例如可以下述方式在平面圖中排列。
[0089]例如，邏輯芯片4具有一側長度為1.22mm的正方形形狀。在平面圖中的縱向和橫向上以矩陣狀態(陣列形式，矩陣形式)排列的表面電極4ap形成在表