阱(有源區)31a，η型阱(有源區)31b，借助由氧化硅膜等組成的元件隔離絕緣膜而嵌入的元件隔離溝槽32形成在例如由P型單晶硅組成的半導體基板30S的主表面30p —側上。N溝道型MISFET (晶體管)Qn3形成在P型阱31a中，且P溝道型MISFET (晶體管)Qp3形成在η型阱31b中。
[0144]N溝道型MISFET Qn3以及p溝道型MISFET Qp3各自為構造CAN模塊PRl，電源控制器PC1，熱敏二極管TSl以及存儲器MMl中每一個的晶體管。
[0145]如圖9和11中所示，η溝道型MISFET Qn3具有形成在由元件隔離溝槽32定義的ρ型阱31a中的源區ns3以及漏區nd3，以及通過插入其間的柵絕緣膜gi3形成在ρ型阱31a上的柵電極ge3。η溝道型MISFET Qn3的柵電極ge3的各個側表面都由側壁sw3覆蓋。η溝道型MISFET Qn3的源區ns3，漏區nd3和柵電極ge3通過將在下文說明的布線層3as與其他半導體元件或布線電連接。
[0146]另一方面，ρ溝道型MISFET Qp3具有形成在由元件隔離溝槽32定義的η型阱31b中的源區ps3以及漏區pd3，以及通過插入其間的柵絕緣膜gi3形成在η型阱31b上的柵電極ge3。P溝道型MISFET Qp3的柵電極ge3的各個側表面都由側壁sw3覆蓋。P溝道型MISFET Qp3的源區ps3，漏區pd3和柵電極ge3通過將在下文說明的布線層3as與其他半導體元件或布線電連接。
[0147]此外，諸如電阻元件，電容元件等的半導體元件形成在當前的半導體基板30S上。
[0148]具有多層布線結構的布線層3as通過層疊各由在半導體元件之間進行彼此連接的金屬膜組成的布線而形成在N溝道型MISFET Qn3以及ρ溝道型MISFET Qp3上。作為布線層3as的一個示例，圖9中示出五層布線，其由主要由鋁(Al)形成的金屬膜組成，即第一層布線33a，第二層布線33b，第三層布線33c，第四層布線33d以及第五層布線33e。
[0149]首先，層間絕緣膜34形成在半導體基板30S的主表面30p上，使得覆蓋N溝道型MISFET Qn3以及p溝道型MISFET Qp3。穿過層間絕緣膜34而到達N溝道型MISFET Qn3的源區ns3或漏區nd3或p溝道型MISFET Qp3的源區ps3或漏區pd3的金屬插塞p31形成在層間絕緣膜34中。金屬插塞p31與N溝道型MISFET Qn3的源區ns3或漏區nd3或p溝道型MISFET Qp3的源區ps3或漏區pd3電連接。第一層布線33a形成在層間絕緣膜34上。第一層布線33a與金屬插塞p31電連接。層間絕緣膜35形成在連同第一層布線33a的表面在內的層間絕緣膜34上。
[0150]穿過層間絕緣膜35而到達第一層布線33a的金屬插塞p32形成在層間絕緣膜35中。金屬插塞P32與第一層布線33a電連接。第二層布線33b形成在層間絕緣膜35上。第二層布線33b與金屬插塞p32電連接。層間絕緣膜36形成在包括第二層布線33b的表面在內的層間絕緣膜35上。
[0151]穿過層間絕緣膜36而到達第二層布線33b的金屬插塞p33形成在層間絕緣膜36中。金屬插塞P33與第二層布線33b電連接。第三層布線33c形成在層間絕緣膜36上。第三層布線33c與金屬插塞p33電連接。層間絕緣膜37形成在包括第三層布線33c的表面在內的層間絕緣膜36上。
[0152]類似地，穿過層間絕緣膜37而到達第三層布線33c且由此與第三層布線33c電連接的金屬插塞P34形成在層間絕緣膜37中。與金屬插塞p34電連接的第四層布線33d形成在層間絕緣膜37上。層間絕緣膜38形成在包括第四層布線33d的表面在內的層間絕緣膜37上。
[0153]此外，穿過層間絕緣膜38而到達第四層布線33d且由此與第四層布線33d電連接的金屬插塞p35形成在層間絕緣膜38中。與金屬插塞p35電連接的第五層布線33e形成在層間絕緣膜38上。層間絕緣膜39形成在包括第五層布線33e的表面在內的層間絕緣膜38上。穿過層間絕緣膜38而到達第五層布線33e的金屬插塞p36形成在層間絕緣膜39中。
[0154]此外，金屬插塞p31，p32, p33, p34, p35和p36例如各由鎢(W)膜組成。
[0155]例如由鋁(Al)組成的表面電極(端子，電極焊盤，鍵合焊盤)3ap形成在層間絕緣膜39上。表面電極3ap與金屬插塞p36電連接。如圖9中所示，諸如氧化娃膜，氮化娃膜等的單層膜或由這兩層膜組成的表面保護膜3h可形成為包括表面電極3ap的表面在內的層間絕緣膜39上的最終鈍化膜。此時，表面電極3ap形成在外圍電路芯片3的表面3a上。此時，表面電極3ap暴露在表面保護膜3h中形成的焊盤開口 3i的底部處。
[0156]此外，在本申請的說明書中，如圖9中所示，外圍電路芯片(半導體芯片)3的表面3a是指具有多層布線結構的布線層3as的上表面，即層間絕緣膜39的上表面。此時，表面電極3ap形成在外圍電路芯片3的表面3a上。
[0157]此外，重布線(未示出)可形成在第五層布線33e和表面電極3ap之間。重布線將第五層布線33e和表面電極3ap彼此電連接。因此，表面電極3ap在平面圖中可形成在遠離金屬插塞p36的位置。
[0158]與圖9和11中所示的外圍電路芯片相同，即使在圖10和12中所示的邏輯芯片4中，P型阱(有源區)41a，η型阱(有源區)41b以及借助由氧化硅膜等組成的元件隔離絕緣膜而嵌入的元件隔離溝槽42形成在例如由P型單晶硅組成的半導體基板40S的主表面40p —側上。N溝道型MISFET (晶體管)Qn4形成在p型阱41a中，且p溝道型MISFET (晶體管)Qp4形成在η型阱41b中。
[0159]N溝道型MISFET Qn4以及ρ溝道型MISFET Qp4各自為分別構成CAP電路PUl，局部RAM控制器PR3以及存儲器麗3的晶體管。
[0160]如圖10和12中所示，N溝道型MISFET Qn4具有形成在由元件隔離溝槽42定義的作為有源區的P型阱41a中的源區ns4以及漏區nd4，以及通過插入其間的柵絕緣膜gi4形成在P型阱41a上的柵電極ge4。N溝道型MISFET Qn4的柵電極ge4的各個側表面由側壁sw4覆蓋。N溝道型MISFET Qn4的源區ns4，漏區nd4以及柵電極ge4通過將在下文說明的布線層4as與其他半導體元件或布線電連接。
[0161]P溝道型MISFET Qp4具有形成在由元件隔離溝槽42定義的作為有源區的η型阱41b中的源區ps4以及漏區pd4，以及通過插入其間的柵絕緣膜gi4形成在η型阱41b上的柵電極ge4。P溝道型MISFET Qp4的柵電極ge4的各個側表面由側壁sw4覆蓋。P溝道型MISFET Qp4的源區ps4，漏區pd4以及柵電極ge4通過將在下文說明的布線層4as與其他半導體元件或布線電連接。
[0162]此外，諸如電阻元件，電容元件等的半導體元件形成在當前的半導體基板40S上。
[0163]具有多層布線結構的布線層4as通過層疊各由在半導體元件之間進行彼此連接的金屬膜組成的布線而形成在N溝道型MISFET Qn4以及ρ溝道型MISFET Qp4上。作為布線層4as的一個示例，圖10中示出五層布線，其由主要由鋁(Al)形成的金屬膜組成，即第一層布線43a，第二層布線43b，第三層布線43c，第四層布線43d以及第五層布線43e。
[0164]首先，層間絕緣膜44形成在半導體基板40S的主表面40p上，使得覆蓋N溝道型MISFET Qn4以及ρ溝道型MISFET Qp4。穿過層間絕緣膜44而到達N溝道型MISFET Qn4的源區ns4或漏區nd4或ρ溝道型MISFET Qp4的源區ps4或漏區pd4的金屬插塞p41形成在層間絕緣膜44中。金屬插塞p41與N溝道型MISFET Qn4的源區ns4或漏區nd4或ρ溝道型MISFET Qp4的源區ps4或漏區pd4電連接。第一層布線43a形成在層間絕緣膜44上。第一層布線43a與金屬插塞p41電連接。層間絕緣膜45形成在連同第一層布線43a的表面在內的層間絕緣膜44上。
[0165]穿過層間絕緣膜45而到達第一層布線43a的金屬插塞p42形成在層間絕緣膜45中。金屬插塞p42與第一層布線43a電連接。第二層布線43b形成在層間絕緣膜45上。第二層布線43b與金屬插塞p42電連接。層間絕緣膜46形成在包括第二層布線43b的表面在內的層間絕緣膜45上。
[0166]穿過層間絕緣膜46而到達第二層布線43b的金屬插塞p43形成在層間絕緣膜46中。金屬插塞P43與第二層布線43b電連接。第三層布線43c形成在層間絕緣膜46上。第三層布線43c與金屬插塞p43電連接。層間絕緣膜47形成在包括第三層布線43c的表面在內的層間絕緣膜46上。
[0167]類似地，穿過層間絕緣膜47而到達第三層布線43c且由此與第三層布線43c電連接的金屬插塞P44形成在層間絕緣膜47中。與金屬插塞p44電連接的第四層布線43d形成在層間絕緣膜47上。層間絕緣膜48形成在包括第四層布線43d的表面在內的層間絕緣膜47上。
[0168]此外，穿過層間絕緣膜48而到達第四層布線43d且由此與第四層布線43d電連接的金屬插塞P45形成在層間絕緣膜48中。與金屬插塞p45電連接的第五層布線43e形成在層間絕緣膜48上。層間絕緣膜49形成在包括第五層布線43e的表面在內的層間絕緣膜48上。穿過層間絕緣膜48而到達第五層布線43e的金屬插塞p46形成在層間絕緣膜49中。
[0169]此外，金屬插塞？41，？42，？43，？44，？45和？46例如各由鎢(W)膜組成。
[0170]例如由鋁(Al)組成的表面電極(端子，電極焊盤，鍵合焊盤)4ap形成在層間絕緣膜49上。表面電極4ap與金屬插塞p46電連接。如圖10中所示，諸如氧化娃膜，氮化娃膜等的單層膜或由這兩層薄膜組成的表面保護膜4h可形成為位于包括表面電極4ap的表面在內的層間絕緣膜49上的最終鈍化膜。此時，表面電極4ap暴露在表面保護膜4h中形成的焊盤開口 4i的底部處。
[0171]此外，在本申請的說明書中，如圖10中所示，邏輯芯片(半導體芯片)4的表面4a是指具有多層布線結構的布線層4as的上表面，即層間絕緣膜49的上表面。此時，表面電極4ap形成在邏輯芯片4的表面4a上。
[0172]此外，重布線(未示出)可形成在第五層布線43e和表面電極4ap之間。重布線將第五層布線43e和表面電極4ap彼此電連接。因此，表面電極4ap在平面圖中可形成在遠離金屬插塞P46的位置。
[0173]在本實施例1中，各個半導體元件都根據相對粗略的工藝規則RL1，即低端工藝(傳統工藝)制造在外圍電路芯片3中。此外，在邏輯芯片4中，各個半導體元件可根據比工藝規則RLl較精細(較小)的工藝規則RL2，即高端工藝(先進工藝)制造。
[0174]此外，例如，雖然不存在某一制造工藝是高端工藝還是低端工藝的絕對界限，但是55nm或以上的工藝規則的制造工藝可被認為是低端工藝，且小于55nm的工藝規則的制造工藝可被認為是高端工藝。
[0175]在外圍電路芯片3中，各個MISFET Qn3和Qp3的柵絕緣膜gi3優選由氧化硅膜，氮化硅膜或氧氮化硅膜組成。各個MISFET Qn3和Qp3的柵電極ge3由多晶硅(多結晶硅)組成。諸如由SRAM組成的存儲器麗I的各個電路的工作速度小于諸如CPU電路PUl的各個電路的工作速度。因此，因為含硅且與半導體基板30S具有高親和力的材料可用作用于各個MISFET Qn3和Qp3的柵絕緣膜gi3和柵電極ge3，因此可減少制造工藝數量并降低制造成本。
[0176]另一方面，在邏輯芯片4中，各個MISFET Qn4和Qp4的柵絕緣膜gi4優選由所謂的高于氮化硅膜的介電常數的高介電常數(高k)薄膜組成，例如包含鉿的絕緣膜，例如氧化鉿(HfO2)膜等等。此外，各個MISFET Qn4和Qp4的柵電極ge4例如由諸如氮化鈦(TiN)等的金屬材料組成。擔心當各個MISFET被小型化且柵絕緣膜的厚度小時，將增加流過柵絕緣膜的漏電流。但是，因為即使在MISFET Qn4和Qp4被小型化時也可通過使用各由上述材料組成的柵絕緣膜gi4和柵電極ge4來減小漏電流，因此可減小邏輯芯片4中產生的熱量。
[0177]如上所述，在本實施例1中，外圍電路3根據相對粗略的工藝規則RLl制造，且邏輯芯片4根據比工藝規則RLl更精細(較小)的工藝規則RL2制造。因此，當外圍電路芯片3的布線層3as中的最小布線間隔MWS為最小布線間隔MWSl，且邏輯芯片4的布線層4as中的最小布線間隔MWS為最小布線間隔MWS2時，外圍電路芯片3的布線層3as中的最小布線間隔麗SI大于邏輯芯片4的布線層4as中的最小布線間隔MSW2。換言之，邏輯芯片4的布線層4as中的最小布線間隔MSW2小于外圍電路芯片3的布線層3as中的最小布線間隔MWSl0
[0178]在其中多個布線層疊在半導體基板的主表面上的布線層中，一般地，位于接近半導體基板的主表面的一側(下層)的布線的膜厚度變薄，且布線間隔小。在這種情況下，在各個半導體芯片中，彼此相鄰的第一層布線的中心之間的距離的最小值被定義為最小布線間隔麗S。換言之，在外圍電路芯片3中，最小布線間隔麗SI是各自為形成在半導體基板30S的主表面30p上的布線層3as中最接近主表面30p的布線的第一布線層33a的中心之間的距離的最小值。此外，在邏輯芯片4中，最小布線間隔MWS2是各自為形成在半導體基板40S的主表面40p上的布線層4as中最接近主表面30p的布線的第一布線層43a的中心之間的距離的最小值。
[0179]此外，在其中多個布線層疊在半導體基板的主表面上的布線層中，當除第一層布線之外的層中的布線之間的布線間隔變為最小時，布線間隔最小的層的布線的中心之間的距離的最小值變成最小布線間隔MWS。
[0180]外圍電路芯片3中的第一層布線33a，以及邏輯芯片4中的第一層布線43a共同稱為第一層布線Ml。外圍電路芯片3中的第二層布線33b，以及邏輯芯片4中的第二層布線43b共同稱為第二層布線M2。此外，工藝規則RLl和工藝規則RL2共同稱為工藝規則RL。
[0181]例如考慮工藝規則RL是65nm。在這種情況下，在第二層布線M2或更多布線層中的布線中，最小布線寬度例如是lOOnm，且最小間隔寬度例如是lOOnm。此時，相鄰布線的中心之間的距離的最小值是200nm。另一方面，第一層布線Ml的最小布線寬度與第二層或更多布線層中的各個布線的最小布線寬度的比值是90%。第一層布線Ml的最小間隔寬度與第二層或更多布線層中的各個布線的最小間隔寬度的比值是90%。因此，當工藝規則RL是65nm時，對應于彼此相鄰的第一層布線Ml的中心之間的距離的最小布線間隔MWS是180nm。
[0182]以下，例如，在工藝規則RL是55nm時的第二層或更多布線層的各個布線的最小布線寬度和最小間隔寬度相對于在工藝規則RL是65nm時的第二層或更多布線層的各個布線的最小布線寬度和最小間隔寬度降低90%。因此，在第二層或更多布線層的布線中，最小布線寬度例如是90nm，且最小間隔寬度例如是90nm。此時相鄰布線的中心之間的距離的最小值是180nm。另一方面，第一層布線Ml的最小布線寬度與第二層或更多布線層中的各個布線的最小布線寬度的比值是90%。第一層布線Ml的最小間隔寬度與第二層或更多布線層中的各個布線的最小間隔寬度的比值是90%。因此，當工藝規則RL是55nm時，對應于彼此相鄰的第一層布線Ml的中心之間的距離的最小布線間隔MWS是162nm。
[0183]此外，例如當工藝規則RL是40nm時，即當小于55nm時，對應于彼此相鄰的第一層布線Ml的中心之間的距離的最小布線間隔麗S與例如工藝規則RL是55nm的情況相比較小。因此，當工藝規則RL例如是40nm時，即當小于55nm時，對應于彼此相鄰的第一層布線Ml的中心之間的距離的最小布線間隔MWS小于162nm。
[0184]邏輯芯片4電路PUl的CPU的工作速度被定義為CPU的時鐘頻率。此外，當CPU的工作速度，即其時鐘頻率例如升高至約400Hz或以上時，在邏輯芯片4的制造時的工藝規則RL2優選小于55nm。因此，如上所述，優選地，在邏輯芯片4中，第一層布線43a的最小布線間隔MWS2小于162nm。另一方面，在外圍電路芯片3的制造時的工藝規則RLl優選大于或等于55nm。因此，優選地，在外圍電路芯片3中，第一層布線33a的最小布線間隔MWSl大于或等于162nm。
[0185]此外，當邏輯芯片4的制造時的工藝規則RL2小于外圍電路芯片3的制造時的工藝規則RLl時，圖12中所示的邏輯芯片4的η溝道型MISFET Qn4的柵長度GLN2的最小值小于圖11中所示的外圍電路芯片3的η溝道型MISFET Qn3的柵長度GLNl的最小值。雖然省略了說明，但是邏輯芯片4的P溝道型MISFET Qp4的柵長度的最小值小于外圍電路芯片3的P溝道型MISFET Qp3的柵長度的最小值。
[0186]<半導體芯片的溫度上升>
[0187]以下將使用圖13進行有關半導體器件的制造時的工藝規則的微型化的說明，半導體芯片的溫度變得更容易持續上升，且半導體芯片的溫度上升可根據本實施例1被避免或抑制。
[0188]以下將外圍電路芯片和邏輯芯片集成為一個半導體芯片的情況稱為比較例。
[0189]圖13是示出通過仿真比較例中的半導體芯片的工作時間和溫度之間關系而獲得結果的曲線圖。在圖13中，橫軸指示半導體芯片的工作時間，且縱軸指示半導體芯片的溫度。在圖13中，示出周圍溫度(環境溫度)各自為25°C，35°C，45°C，55°C，65°C，75°C，85°C以及95°C時的半導體芯片的工作時間和溫度之間的關系。
[0190]此外，圖13中所示結果是在半導體芯片的制造時為40nm工藝規則，CPU的時鐘頻率，即工作頻率是400MHz以及CPU中的核的數目是一個的情況下執行仿真的結果。
[0191]如圖13中所示，當周圍溫度(環境溫度)Ta是25°C至65°C時，半導體芯片的溫度在其工作開始后就上升。這是因為電流泄漏通過絕緣的位置或路徑，且絕緣的位置或路徑最初不應有電流在半導體芯片的電子電路上流動，即產生漏電流。這是因為半導體芯片本身在產生漏電流時會產生熱量。但是，因為由半導體器件本身產生的熱量，以及從半導體器件周圍輻射的熱量平衡于半導體芯片的工作時間的流逝，因此半導體芯片的溫度的升高速度逐漸降低。因此，半導體芯片的溫度隨半導體芯片的工作時間的流逝而接近恒定溫度。
[0192]另一方面，即使在周圍溫度(環境溫度)Ta是75°C，85°C和95°C時，半導體芯片的溫度在其工作開始后就上升。這是因為漏電流如同周圍溫度Ta是25°C至65°C時的情況那樣產生，且半導體芯片本身在漏電流產生時會產生熱量。但是，當周圍溫度(環境溫度)是75°C，85°C和95°C時，通過半導體芯片本身產生的熱量與周圍溫度Ta是25°C至65°C時的情況一樣大。因此，半導體芯片的溫度在其工作開始后持續上升。因此，半導體芯片不能以此方式在半導體芯片的溫度持續上升時正常工作。即，存在半導體芯片隨周圍溫度(環境溫度)Ta的上升而不能正常工作的增大的趨勢。
[0193]雖然省略了說明，但是即使在半導體器件的制造時的工藝規則是90nm，65nm和28nm時也執行類似于上述的仿真。本申請的發明人從該結果已經預測隨著半導體器件的制造時的工藝規則從90nm至65nm, 40nm和28nm的微小化，上述漏電流進一步增大，且半導體器件的溫度進一步持續增大。
[0194]此外，根據本申請發明人的檢驗，發明人已經發現導致上述問題的因素在于以下要點。
[0195]借助諸如局部RAM控制器，諸如RAM以及閃速存儲器等的存儲器，CAN模塊，外部接口電路以及電源控制器等的多個電路形成包括上述CPU在內的具有CPU的一個半導體芯片。
[0196]此外，為了實現半導體器件的高集成度，增速或低功耗等，上述電路中至少CPU需要根據相對精細(小)的工藝規則，即高端工藝(先進工藝)制造。但是，對于上述電路中除CPU之外的那些，還存在根據不比高端工藝中的工藝規則精細(更粗略)的工藝規則，即通過低端工藝(傳統工藝)制造的電路。
[0197]但是，難以通過工藝規則彼此不同的多個制造工藝制造一個半導體芯片。
[0198]因此考慮上述電路中除CPU之外并能通過所謂的低端工藝制造的電路根據與CPU的制造時，即高端工藝的工藝規則相同的工藝規則制造。但是，本申請的發明人已經發現通過高端工藝制造半導體芯片中包括的所有電路作為解決難于通過彼此不同的多個制造工藝制造電路的措施是導致漏電流的上述問題的一個因素。
[0199]因此，在本實施例1中，外圍電路芯片3和邏輯芯片4分為待形成為分離的半導體