半導體裝置及半導體裝置的制造方法與流程

本申請案享有以美國臨時專利申請案62/203,046號(申請日：2015年8月10日)及美國專利申請案15/003,919號(申請日：2016年1月22日)為基礎申請案的優先權。本申請案通過參照這些基礎申請案而包含基礎申請案的全部內容。

技術領域

實施方式涉及一種半導體裝置及半導體裝置的制造方法。

背景技術：

在襯底上積層了多個電極膜的構造的三維存儲器元件中，能夠將上下相鄰的金屬膜之間設為空隙。該空隙能夠通過將犧牲膜蝕刻并去除而形成。不作為此時的蝕刻對象的膜必須由適當的材料而形成。

技術實現要素：

本發明的實施方式提供一種能夠容易地形成空隙的半導體裝置及半導體裝置的制造方法。

實施方式的半導體裝置包括：襯底；積層體，設置在所述襯底上；及積層膜，具有半導體膜及電荷儲存膜。所述積層體具有：多個電極膜，隔著空隙而積層；第1絕緣膜，設置在所述多個電極膜中的最下層的電極膜與所述襯底之間，作為金屬氧化膜、碳化硅膜、或碳氮化硅膜；及第2絕緣膜，設置在所述多個電極膜中的最上層的電極膜之上，作為金屬氧化膜、碳化硅膜、或碳氮化硅膜。所述半導體膜在所述積層體內沿所述積層體的積層方向延伸，所述電荷儲存膜設置在所述半導體膜與所述電極膜之間。

附圖說明

圖1是實施方式的半導體裝置的示意俯視圖。

圖2是實施方式的半導體裝置的存儲單元陣列的示意立體圖。

圖3是實施方式的半導體裝置的存儲單元陣列的示意剖視圖。

圖4是圖3的一部分的放大剖視圖。

圖5是實施方式的半導體裝置的階梯構造部的示意剖視圖。

圖6～圖19是表示實施方式的半導體裝置的制造方法的示意剖視圖。

圖20是實施方式的半導體裝置的存儲單元陣列的示意剖視圖。

圖21、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖25A、圖25B、圖26、圖27A、圖27B是表示實施方式的半導體裝置的制造方法的示意剖視圖。

圖28是實施方式的半導體裝置的存儲單元陣列的示意剖視圖。

圖29～圖34是表示實施方式的半導體裝置的制造方法的示意剖視圖。

圖35是實施方式的半導體裝置的存儲單元陣列的示意剖視圖。

圖36A、圖36B、圖37A、圖37B、圖38A、圖38B、圖39、圖40A、圖40B、圖41A、圖41B、圖42A、圖42B、圖43A、圖43B、圖44是表示實施方式的半導體裝置的制造方法的示意剖視圖。

具體實施方式

以下，參照附圖，對實施方式進行說明。此外，在各附圖中，對相同要素標注相同符號。

在實施方式中，作為半導體裝置，例如，對具有三維構造的存儲單元陣列的半導體存儲裝置進行說明。

圖1是例示實施方式的半導體裝置的平面布局的示意圖。

實施方式的半導體裝置具有存儲單元陣列1及階梯構造部2，該階梯構造部2設置在存儲單元陣列1的外側的區域。存儲單元陣列1及階梯構造部2設置在相同的襯底上。

首先，對存儲單元陣列1進行說明。

圖2是存儲單元陣列1的示意立體圖。

在圖2中，將相對于襯底10的主面平行的方向且相互正交的2個方向設為X方向及Y方向，將相對于這些X方向及Y方向的兩者正交的方向設為Z方向(積層方向)。

如圖2所示，存儲單元陣列1具有：襯底10；積層體100，設置在襯底10的主面上；多個柱狀部CL；多個導電部LI；及上層配線，設置在積層體100之上。在圖2中，作為上層配線，表示例如位線BL與源極層SL。

柱狀部CL形成為在積層體100內沿積層方向(Z方向)延伸的圓柱或橢圓柱狀。導電部LI在上層配線與襯底10之間，在積層體100的積層方向(Z方向)及X方向擴展，且將積層體100在Y方向上分離。

多個柱狀部CL例如鋸齒地排列。或者，多個柱狀部CL也可沿著X方向及Y方向而正方格子地排列。

在積層體100上，設置著多個位線(例如金屬膜)BL。多個位線BL在X方向上相互分離，各位線BL沿Y方向延伸。

柱狀部CL的上端經由接觸部Cb而與位線BL連接。從由導電部LI而在Y方向上分離的各區域(區塊)一個一個地選擇出的多個柱狀部CL連接在共用的1根位線BL。

圖3是積層體100、柱狀部CL、及導電部LI的示意剖視圖。圖3所示的Y方向及Z方向與圖2所示的Y方向及Z方向對應。

積層體100具有積層在襯底10的主面上的多個電極膜70。多個電極膜70隔著空隙40而以特定周期在相對于襯底10的主面垂直的方向(Z方向)上積層。

電極膜70為金屬膜，例如為包含鎢作為主成分的鎢膜。

在襯底10的主面與最下層的電極膜70之間，設置著絕緣膜41。絕緣膜41與襯底10的主面(表面)及最下層的電極膜70相接。

在最上層的電極膜70上設置著絕緣膜42，在該絕緣膜42上設置著絕緣膜43。最上層的電極膜70與絕緣膜42相接。

圖4是圖3中的一部分的放大剖視圖。

柱狀部CL為具有存儲器膜30、半導體膜20、絕緣性的芯膜50的積層膜。半導體膜20在積層體100內沿積層方向(Z方向)管狀地延伸。存儲器膜30設置在電極膜70與半導體膜20之間，且從外周側包圍半導體膜20。芯膜50設置在管狀的半導體膜20的內側。

半導體膜20的上端經由圖2所示的接觸部Cb而與位線BL電連接。

存儲器膜30具有隧道絕緣膜31、電荷儲存膜32、阻擋絕緣膜33。電荷儲存膜32、隧道絕緣膜31、及半導體膜20沿積層體100的積層方向連續地延伸。在電極膜70與半導體膜20之間，從電極膜70側起依序設置著阻擋絕緣膜33、電荷儲存膜32、及隧道絕緣膜31。

隧道絕緣膜31與半導體膜20相接。電荷儲存膜32設置在阻擋絕緣膜33與隧道絕緣膜31之間。

半導體膜20、存儲器膜30、及電極膜70構成存儲單元MC。在圖4中用虛線示意地表示1個存儲單元MC。存儲單元MC具有電極膜70隔著存儲器膜30包圍半導體膜20的周圍的垂直型晶體管構造。

在該垂直型晶體管構造的存儲單元MC中，半導體膜20作為信道而發揮功能，電極膜70作為控制柵極而發揮功能。電荷儲存膜32作為儲存從半導體膜20注入的電荷的數據存儲層而發揮功能。

實施方式的半導體存儲裝置為如下的非易失性半導體存儲裝置，即，能夠電氣地自由地進行數據的刪除、寫入，且即便切斷電源也能夠保存存儲內容。

存儲單元MC例如為電荷捕獲型的存儲單元。電荷儲存膜32是在絕緣性的膜中具有多數個捕獲電荷的捕獲位置的膜，例如，包含氮化硅膜。或者，電荷儲存膜32也可為由絕緣體包圍周圍的浮動電極。

隧道絕緣膜31在從半導體膜20向電荷儲存膜32注入電荷時，或將儲存在電荷儲存膜32的電荷向半導體膜20擴散時成為電位勢壘。隧道絕緣膜31例如包含氧化硅膜。

阻擋絕緣膜33防止儲存在電荷儲存膜32的電荷向電極膜70擴散。另外，阻擋絕緣膜33抑制刪除動作時的來自電極膜70的電子的反向隧道效應(back tunneling)。

阻擋絕緣膜33具有第1阻擋膜34及第2阻擋膜35。第1阻擋膜34例如為氧化硅膜，且與電荷儲存膜32相接。第2阻擋膜35設置在第1阻擋膜34與電極膜70之間，且與電極膜70相接。

第2阻擋膜35是介電常數比氧化硅膜更高的膜，例如為金屬氧化膜。例如，第2阻擋膜35為氧化鋯膜、氧化鉿膜、或氧化鋁膜。此外，在本說明書中，所謂金屬氧化膜，是指包含金屬氧化物作為主成分的膜，例如并不排除包含起因于成膜方法等的其他元素。

如圖2所示，在柱狀部CL的上端部設置著漏極側選擇晶體管STD，在下端部設置著源極側選擇晶體管STS。例如最下層的電極膜70作為源極側選擇晶體管STS的控制柵極而發揮功能。例如最上層的電極膜70作為漏極側選擇晶體管STD的控制柵極而發揮功能。

如圖1所示，在漏極側選擇晶體管STD與源極側選擇晶體管STS之間，設置著多個存儲單元MC。那些多個存儲單元MC、漏極側選擇晶體管STD、及源極側選擇晶體管STS經由半導體膜20而串聯連接，且構成1個存儲器串。該存儲器串在相對于X-Y面平行的面方向上例如鋸齒地配置，多個存儲單元MC在X方向、Y方向及Z方向上三維地設置。

在將積層體100在Y方向上分離的導電部LI的Y方向的兩側壁，如圖3所示，設置著絕緣膜63。絕緣膜63設置在積層體100與導電部LI之間。

導電部LI是例如包含鎢作為主成分的金屬膜。該導電部LI的上端與設置在積層體100之上的圖2所示的源極層SL連接。導電部LI的下端如圖3所示，與襯底10相接。另外，半導體膜20的下端與襯底10相接。襯底10例如為摻雜著雜質且具有導電性的硅襯底。因此，半導體膜20的下端能夠經由襯底10及導電部LI，而與源極層SL電連接。

在導電部LI的下端所到達的襯底10的表面，如圖3所示，形成著半導體區域81。與多個導電部LI對應而設置著多個半導體區域81。多個半導體區域81包含p型的半導體區域81與n型半導體區域81。p型的半導體區域81在刪除動作時，經由襯底10而將電洞供給到半導體膜20。在讀出動作時，從導電部LI經由n型半導體區域81、及襯底10而將電子供給到半導體膜20。

通過對隔著絕緣膜41而設置在襯底10的表面(主面)上的最下層的電極膜70賦予的電位控制，而對半導體區域81與半導體膜20的下端之間的襯底10的表面誘發信道，從而能夠在半導體區域81與半導體膜20的下端之間流通電流。

最下層的電極膜70作為用以對襯底10的表面誘發信道的控制柵極而發揮功能，絕緣膜41作為柵極絕緣膜而發揮功能。由于襯底10的表面與最下層的電極膜70之間并非空隙，而是介電常數比空氣更高的絕緣膜41，所以能夠實現最下層的電極膜70與襯底10的表面的電容耦合的高速驅動。

例如，絕緣膜41為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。絕緣膜41中所使用的金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中的至少任一者。

另一方面，在積層方向(Z方向)上相鄰的存儲單元的控制柵極(電極膜70)之間形成著空隙40。因此，能夠抑制在積層方向上相鄰的電極膜70間的電容耦合引起的閾值變動等相鄰單元間干擾。

其次，對階梯構造部2進行說明。

在積層體100中，在最上層的電極膜70之上設置著絕緣膜42及絕緣膜43。絕緣膜42、43為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。絕緣膜42、43中所使用的金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中的至少任一者。絕緣膜42與絕緣膜43包含相同的材料。或者，絕緣膜42與絕緣膜43也可為不同的材料。

圖5是階梯構造部2的示意剖視圖。

在階梯構造部2也設置著包含多個電極膜70的積層體100。但是，在階梯構造部2中，在電極膜70之間設置著絕緣膜72，并非空隙40。絕緣膜72例如為包含氧化硅作為主成分的氧化硅膜。

包含那些多個電極膜70及多個絕緣膜72的積層體100的一部分如圖5所示加工為階梯狀。

層間絕緣膜83覆蓋階梯構造部2。在階梯構造部2之上設置著多個通孔(插頭)85。各通孔85貫通層間絕緣膜83及各段的絕緣膜72，到達各段的電極膜70。

通孔73由包含金屬的導電膜形成，各通孔73與各段的電極膜70電連接。各通孔73與設置在積層體100之上的未圖示的上層配線連接。

階梯構造部2的各層的電極膜70與存儲單元陣列1的各層的電極膜70一體地連接。因此，存儲單元陣列1的電極膜70經由階梯構造部2的通孔85而與上層配線連接。該上層配線例如與形成在襯底10的表面的控制電路連接，該控制電路控制存儲單元陣列1的動作。

其次，參照圖6～圖17，對實施方式的存儲單元陣列1的形成方法進行說明。

如圖6所示，在襯底10上形成積層體100。襯底10例如為半導體襯底，為硅襯底。

在襯底10的主面(表面)形成絕緣膜41，在該絕緣膜41之上，交替地積層第1犧牲膜71與第2犧牲膜72。重復將第1犧牲膜71與第2犧牲膜72交替地積層的步驟，在襯底10上形成多個第1犧牲膜71與多個第2犧牲膜72。例如，第1犧牲膜71為氮化硅膜，第2犧牲膜72為氧化硅膜。

在絕緣膜41上形成最下層的第1犧牲膜71，在該最下層的第1犧牲膜71上形成最下層的第2犧牲膜72。

在最上層的第1犧牲膜71上形成絕緣膜42。最上層的第1犧牲膜71形成在最上層的第2犧牲膜72與絕緣膜42之間。

絕緣膜41及絕緣膜42由所述的材料形成。

其次，如圖7所示，在積層體100形成多個存儲器孔MH。存儲器孔MH由使用未圖示的掩模的RIE(Reactive Ion Etching，反應性離子蝕刻)法形成。存儲器孔MH貫通積層體100，到達襯底10。

多個第1犧牲膜(氮化硅膜)71及多個第2犧牲膜(氧化硅膜)72例如通過使用包含氟的氣體的RIE法，不切換氣體地連續地被蝕刻。這能夠實現高產量處理。

在存儲器孔MH的側面及底部，如圖8所示形成存儲器膜30，在該存儲器膜30的內側，如圖9所示形成覆蓋膜20a。

如圖10所示，在積層體100的上表面上形成掩模層45，通過RIE法，將形成在存儲器孔MH的底部的覆蓋膜20a及存儲器膜30去除。該RIE時，形成在存儲器孔MH的側面的存儲器膜30由覆蓋膜20a覆蓋而被保護。因此，形成在存儲器孔MH的側面的存儲器膜30不受RIE的損害。

將掩模層45去除之后，如圖11所示，在存儲器孔MH內形成半導體膜20b。半導體膜20b形成在覆蓋膜20a的側面、及襯底10露出的存儲器孔MH的底部。

覆蓋膜20a及半導體膜20b例如作為非晶硅膜形成之后，通過熱處理結晶化為多晶硅膜。覆蓋膜20a與半導體膜20b一起構成所述半導體膜20的一部分。

在半導體膜20b的內側，如圖12所示，形成芯膜50，由此，形成柱狀部CL。

圖12所示的絕緣膜42上所堆積的各膜是通過CMP(Chemical Mechanical Polishing，化學機械拋光)或回蝕而去除。然后，如圖13所示，在絕緣膜42上形成絕緣膜43。絕緣膜43覆蓋構成柱狀部CL的積層膜的上端。絕緣膜43由所述材料形成。

然后，通過使用未圖示的掩模的RIE法，在包含絕緣膜43、42、犧牲膜71、72、及絕緣膜41的積層體100形成多個狹縫ST形成。如圖13所示，狹縫ST貫通積層體100，到達襯底10。與形成存儲器孔MH時同樣地，多個第1犧牲膜(氮化硅膜)71及多個第2犧牲膜(氧化硅膜)72例如通過使用包含氟的氣體的RIE法而連續地被蝕刻。

在露出在狹縫ST的底部的襯底10中，通過離子注入法而注入雜質，在狹縫ST的底部的襯底10的表面，形成p型或n型半導體區域81。

其次，利用通過狹縫ST而供給的蝕刻液，將第1犧牲膜71去除。通過第1犧牲膜71的去除，如圖14所示，在上下相鄰的第2犧牲膜72之間形成空隙44。

例如，利用包含磷酸的蝕刻液，而將作為氮化硅膜的第1犧牲膜71去除。

相對于第2犧牲膜(氧化硅膜)72、絕緣膜(金屬氧化膜、SiC膜、或SiCN膜)41、42、43、及襯底(硅襯底)10，而第1犧牲膜(氮化硅膜)71的蝕刻選擇比充分高。也就是說，第2犧牲膜72、絕緣膜41、42、43、及襯底10具有相對于磷酸較高的蝕刻耐性，不被蝕刻而保留。

例如，如果將由等離子體CVD(Chemical Vapor Deposition，化學氣相沉積)法而形成的SiN相對于磷酸的蝕刻速率設為1，那么SiC、SiCN、TaO、ZrO、及HfO相對于磷酸的蝕刻速率為1/30以下。

另外，由于設置在柱狀部CL的最外周的阻擋膜35為金屬氧化膜，所以由通過空隙44滲入而來的磷酸所引起的柱狀部CL的側面的蝕刻得到抑制。

進而，由于柱狀部CL的上端由絕緣膜43覆蓋，所以來自柱狀部CL的上端側的蝕刻也能夠得到抑制。

隔著空隙44而積層的多個第2犧牲膜72由柱狀部CL支撐。另外，柱狀部CL的下端由襯底10支撐，上端由絕緣膜42、43支撐。

將第1犧牲膜71去除之后，在空隙44形成電極膜70。例如，通過CVD(Chemical Vapor Deposition)法而形成電極膜70。通過狹縫ST而來源氣體滲入至空隙44，在空隙44堆積電極膜70。

如圖15所示，在第2犧牲膜72之間形成電極膜70。第2犧牲膜72與電極膜70交替地積層，而形成包含多個電極膜70與多個第2犧牲膜72的積層體100。

其次，利用通過狹縫ST而供給的蝕刻液，將第2犧牲膜72去除。通過第2犧牲膜72的去除，如圖16所示，在上下相鄰的電極膜70之間形成空隙40。

例如，利用包含氫氟酸的蝕刻液，而將作為氧化硅膜的第2犧牲膜72去除。

相對于電極膜70、絕緣膜41、42、43、及襯底10，而第2犧牲膜72的蝕刻選擇比充分高。也就是說，電極膜70、絕緣膜41、42、43、及襯底10具有相對于氫氟酸較高的蝕刻耐性，不被蝕刻而保留。

例如，如果將由等離子體CVD法而形成的SiO₂相對于氫氟酸的蝕刻速率設為1，那么SiC、SiCN、TaO、ZrO、及HfO相對于磷酸的蝕刻速率為1/30以下。

另外，由于設置在柱狀部CL的最外周的阻擋膜35為金屬氧化膜，所以由通過空隙40滲入而來的氫氟酸所引起的柱狀部CL的側面的蝕刻得到抑制。

進而，由于柱狀部CL的上端由絕緣膜43覆蓋，所以來自柱狀部CL的上端側的蝕刻也能夠得到抑制。

隔著空隙40而積層的多個電極膜70由柱狀部CL支撐。

形成空隙40之后，如圖17所示，在狹縫ST的側面及底部形成絕緣膜63。

覆蓋范圍低的絕緣膜63堵塞空隙40的狹縫ST側的開口。空隙40內不由絕緣膜63填埋。

利用RIE法將形成在狹縫ST的底部的絕緣膜63去除之后，在狹縫ST內，如圖3所示埋入導電部LI。導電部LI的下端經由半導體區域81而與襯底10連接。然后，形成圖2所示的位線BL、或源極層SL等。

也在圖5所示的階梯構造部2的積層體100形成未圖示的狹縫，通過該狹縫而將第1犧牲膜71去除，形成電極膜70。

在形成在階梯構造部2的積層體100的狹縫內填埋例如抗蝕劑膜的狀態下，對存儲單元陣列1的第2犧牲膜72進行蝕刻。因此，不在階梯構造部2的積層體100的電極膜70間形成空隙，而絕緣膜(氧化硅膜)72保留。

電極膜70并不限定于通過犧牲膜的置換而形成，也可在形成存儲器孔MH之前積層在襯底10上。

也就是說，作為積層體100，將電極膜70與犧牲膜(氧化硅膜)72在襯底10上交替地積層。如圖18所示，在襯底10的主面上形成絕緣膜41，在該絕緣膜41上形成最下層的電極膜70。在該最下層的電極膜70之上，犧牲膜72與電極膜70交替地積層。在最上層的電極膜70上形成絕緣膜42，在該絕緣膜42上形成絕緣膜43。

相對于該積層體100，形成存儲器孔MH及柱狀部CL，進而如圖18所示形成狹縫ST。

然后，利用通過狹縫ST而供給的蝕刻液，將第2犧牲膜72去除。通過第2犧牲膜72的去除，如圖19所示，在上下相鄰的電極膜70之間形成空隙40。

例如，利用包含氫氟酸的蝕刻液，將作為氧化硅膜的第2犧牲膜72去除。電極膜70、絕緣膜(金屬氧化膜、SiC膜、或SiCN膜)41、42、43、及襯底10不被蝕刻而保留。

此后，在狹縫ST內，形成絕緣膜63及導電部LI。

在對圖18所示的存儲單元陣列的犧牲膜72進行蝕刻的步驟時，圖5所示的階梯構造部2的犧牲膜(絕緣膜)72不被蝕刻而保留。

以下，對實施方式的半導體裝置中的存儲單元陣列的其他例進行說明。

圖20是與圖3相同的示意剖視圖。

在圖20所示的例中，導電部LI的側面與積層體100之間也被空隙化。在導電部LI的側面與積層體100之間，形成著沿著積層方向及紙面深度方向(圖2中的X方向)延伸的狹縫65。狹縫65與空隙40相連。

在絕緣膜43上設置著絕緣膜47，該絕緣膜47的一部分堵塞狹縫65的上端。通過例如形成覆蓋范圍低的氧化硅膜作為絕緣膜47，而防止狹縫65內由絕緣膜47填埋。

上下相鄰的電極膜70的導電部LI側的端部彼此不經由絕緣膜的表面而相連。因此，能夠防止由在該絕緣膜的表面產生的遷移所引起的電極膜70間的短路。

其次，參照圖21～圖27B，對圖20所示的存儲單元陣列的形成方法進行說明。

作為積層體100，將電極膜70與犧牲膜(氧化硅膜)72交替地積層在襯底10上。如圖21所示，在襯底10的主面上形成絕緣膜41，在該絕緣膜41上形成最下層的電極膜70。在該最下層的電極膜70之上，犧牲膜72與電極膜70交替地積層。在最上層的電極膜70上形成絕緣膜42，在該絕緣膜42上形成絕緣膜43。

相對于該積層體100，形成存儲器孔MH及柱狀部CL，進而形成狹縫，在該狹縫內形成犧牲膜64及導電部LI。

犧牲膜64形成在狹縫的側面及底部，將底部的犧牲膜64去除之后，在狹縫內埋入導電部LI。在導電部LI的側面形成犧牲膜64。

犧牲膜64例如為BSG(Boron-Silicate Glass，硼硅玻璃)膜、或氮化硅膜。或者，犧牲膜64為形成在導電部LI的側面的氧化硅膜與形成在該氧化硅膜的側面的氮化硅膜的積層膜。

在積層體100的上表面上，如圖22B所示，形成覆蓋膜110。圖22A是圖22B的俯視圖。覆蓋膜110覆蓋導電部LI的上端及犧牲膜64的上端。導電部LI的上端及犧牲膜64的上端與覆蓋膜110相接。

覆蓋膜110為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。覆蓋膜110中所使用的金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中的至少任一者。

在覆蓋膜110之上，如圖23A所示，形成抗蝕劑膜111。在該抗蝕劑膜111選擇向地形成狹縫111a，在該狹縫111a的底部露出覆蓋膜110的一部分。

圖23B是圖23A中的A-A'剖視圖。

狹縫111a沿著相對于導電部LI延伸的方向(圖2的X方向)交叉的方向(圖2的Y方向)延伸。

利用將該抗蝕劑膜111作為掩模的蝕刻，如圖24A所示，在覆蓋膜110形成狹縫110a。

圖24B是圖24A中的A-A'剖視圖。

狹縫110a沿著相對于導電部LI延伸的方向(圖2的X方向)交叉的方向(圖2的Y方向)延伸。多個狹縫110a在導電部LI延伸的方向相互隔開而排列。在狹縫110a的底部，露出導電部LI的一部分及犧牲膜64的一部分。

然后，將犧牲膜64蝕刻而去除。從露出在狹縫110a的犧牲膜64的上端由蝕刻液而進行的蝕刻進展。

在犧牲膜64為氮化硅膜的情況下，能夠利用包含磷酸的蝕刻液將氮化硅膜去除。在犧牲膜64為氧化硅膜或BSG膜的情況下，能夠利用包含氫氟酸的蝕刻液將那些膜去除。

相對于導電部LI、電極膜70、絕緣膜41、42、43、覆蓋膜110、及襯底10，而犧牲膜64的蝕刻選擇比充分高。也就是說，導電部LI、電極膜70、絕緣膜41、42、43、覆蓋膜110、及襯底10具有相對于磷酸及氫氟酸較高的蝕刻耐性，不被蝕刻而保留。

將犧牲膜64去除，如圖25B所示，在導電部LI的側面與積層體100之間形成狹縫65。

圖25B是圖25A的A-A'剖視圖，表示無覆蓋膜110的狹縫110a的下方的積層體100的截面。

圖26是圖25A的B-B'剖視圖，表示由覆蓋膜110覆蓋的區域的積層體100的截面。

蝕刻從在覆蓋膜110的狹縫110a露出的犧牲膜64的上端側向深度方向進展，并且也在導電部LI延伸的方向(X方向)上由蝕刻液引起的犧牲膜64的腐蝕進展。

如圖25A及圖26所示，導電部LI的上表面的一部分與選擇性地保留的覆蓋膜110相接。通過狹縫65的形成而導電部LI失去來自積層體100的支撐，導電部LI的上端與下端分別由覆蓋膜110與襯底10支撐，導電部LI不會倒塌。

在電極膜70間的犧牲膜72為與導電部LI的側面的犧牲膜64相同的材料的情況下，在犧牲膜64的蝕刻時，也能夠繼續將犧牲膜72去除。在該情況下，存在柱狀部CL的上部長時間曝露在蝕刻液中，導致被蝕刻的擔憂。通過調整犧牲膜64的蝕刻時的時間，能夠在至少柱狀部CL的周圍保留電極膜70間的犧牲膜72。

電極膜70間的犧牲膜72能夠在形成狹縫65之后，利用通過該狹縫65而供給的蝕刻液來去除。通過犧牲膜72的去除，如圖27B所示，在上下相鄰的電極膜70之間，形成通到狹縫65的空隙40。

圖27B是圖27A的A-A'剖視圖。

例如，利用包含氫氟酸的蝕刻液，將作為氧化硅膜的犧牲膜72去除。覆蓋膜110、電極膜70、絕緣膜41、42、43、及襯底10不被蝕刻而保留。

在形成空隙40之后，如圖20所示，將覆蓋范圍低的絕緣膜47形成在覆蓋膜110上及絕緣膜43上，利用該絕緣膜47的一部分堵塞狹縫65的上端。

其次，圖28是存儲單元陣列的又一例的示意剖視圖。

圖28所示的存儲單元陣列也與所述實施方式相同，具有襯底10、隔著空隙40而積層的多個電極膜70、多個柱狀部CL、及多個導電部LI。

在最下層的電極膜70的下方設置著后柵極BG。在最下層的電極膜70與后柵極BG之間設置著空隙40。后柵極BG為導電性或半導電性的膜，例如為包含硅作為主成分的硅膜。

與柱狀部CL的積層膜相同的積層膜也設置在后柵極BG的下方。存儲器膜30設置在后柵極BG的下表面，與該存儲器膜30的下表面相接而設置著半導體膜20，與該半導體膜20的下表面相接而設置著芯膜50。

柱狀部CL的存儲器膜30與設置在后柵極BG的下表面的存儲器膜30連續地一體地設置。柱狀部CL的半導體膜20與設置在后柵極BG的下表面的半導體膜20連續地一體地設置。柱狀部CL的芯膜50與設置在后柵極BG的下表面的芯膜50連續地一體地設置。

在襯底10上設置著絕緣層120，在該絕緣層120的上表面上，也設置著與柱狀部CL的積層膜相同的積層膜。在絕緣層120的上表面設置著存儲器膜30，在該存儲器膜30上設置著半導體膜20，在該半導體膜20上設置著芯膜50。

在絕緣層120上的芯膜50與設置在后柵極BG的下表面的芯膜50之間設置著空腔部131。

導電部LI的下端與設置在后柵極BG的下表面的半導體膜20相接。因此，柱狀部CL的半導體膜(第1半導體膜)20能夠經由設置在后柵極BG的下表面的半導體膜(第2半導體膜)20，而與導電部LI電連接。

通過賦予至后柵極BG的電位控制，而對設置在后柵極BG的下表面的半導體膜(第2半導體膜)20誘發信道，從而能夠在柱狀部CL的半導體膜(第1半導體膜)20與導電部LI之間流通電流。設置在后柵極BG與第2半導體膜20之間、且與后柵極BG及第2半導體膜20相接的存儲器膜30作為柵極絕緣膜而發揮功能。

其次，參照圖29～圖34，對圖28所示的存儲單元陣列的形成方法進行說明。

如圖29所示，在襯底10上形成絕緣層120，在該絕緣層120上形成犧牲層130。例如，絕緣層120為氧化硅膜，犧牲層130為氮化硅膜。

在犧牲層130上形成后柵極BG，在該后柵極BG之上，犧牲膜72與電極膜70交替地積層。后柵極BG例如為包含硅作為主成分的硅膜。

在后柵極BG的上表面，形成最下層的犧牲膜72。重復將犧牲膜72與電極膜70交替地積層的步驟，而在襯底10上形成多個犧牲膜72與多個電極膜70。例如，犧牲膜72為氧化硅膜，電極膜70為鎢膜。

在最上層的電極膜70上形成絕緣膜42。最上層的電極膜70形成在最上層的犧牲膜72與絕緣膜42之間。

與所述實施方式相同，絕緣膜42為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。

其次，如圖30所示，在包含后柵極BG、多個犧牲膜72、多個電極膜70、及絕緣膜42的積層體100形成多個存儲器孔MH。存儲器孔MH由使用未圖示的掩模的RIE法而形成。存儲器孔MH貫通積層體100，到達犧牲層130。

其次，利用通過存儲器孔MH而供給的蝕刻液或蝕刻氣體，將犧牲層130去除。通過犧牲層130的去除，如圖31所示，在后柵極BG與絕緣層120之間形成空腔131。

例如，利用包含磷酸的蝕刻液，將作為氮化硅膜的犧牲層130去除。

相對于絕緣層120、后柵極BG、電極膜70、犧牲膜72、及絕緣膜42，而犧牲層130的蝕刻選擇比充分高。也就是說，絕緣層120、后柵極BG、電極膜70、犧牲膜72、及絕緣膜42具有相對于磷酸較高的蝕刻耐性，不被蝕刻而保留。

在存儲器孔MH的側面、空腔131的上表面及下表面，如圖32所示，形成構成柱狀部CL的積層膜。空腔131的上表面為后柵極BG的下表面。空腔131的上表面為絕緣層120的上表面。

首先，在存儲器孔MH的側面及后柵極BG的下表面連續地一體地形成存儲器膜30。此時，也在絕緣層120的上表面堆積存儲器膜30。在該存儲器膜30的內側，依次形成半導體膜20及芯膜50。

在設置在后柵極BG的下表面的積層膜與設置在絕緣層120的上表面的積層膜之間保留空腔131。或者，空腔131也可由積層膜堵塞。

圖32所示的絕緣膜42上所堆積的各膜是通過CMP或回蝕而去除。然后，如圖33所示，在絕緣膜42上形成絕緣膜43。絕緣膜43覆蓋構成柱狀部CL的積層膜的上端。

與所述實施方式同樣地，絕緣膜43為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。

然后，通過使用未圖示的掩模的RIE法，在包含絕緣膜43、42、電極膜70、犧牲膜72、及后柵極BG的積層體100形成多個狹縫ST。狹縫ST貫通積層體100，到達設置在后柵極BG的下表面的存儲器膜30。

利用通過該狹縫ST而供給的蝕刻液，將犧牲膜72去除。通過犧牲膜72的去除，如圖34所示，在上下相鄰的電極膜70之間形成空隙44。

例如，利用包含氫氟酸的蝕刻液，將作為氧化硅膜的犧牲膜72去除。

相對于電極膜70、絕緣膜42、43、及后柵極BG，而犧牲膜72的蝕刻選擇比充分高。也就是說，電極膜70、絕緣膜42、43、及后柵極BG具有相對于氫氟酸較高的蝕刻耐性，不被蝕刻而保留。

另外，由于設置在柱狀部CL的最外周的阻擋膜35為金屬氧化膜，所以由通過空隙40滲入而來的氫氟酸所引起的柱狀部CL的側面的蝕刻得到抑制。同樣地，由于狹縫ST的底部的存儲器膜30的最表面為阻擋膜35(金屬氧化膜)，所以由氫氟酸所引起的狹縫ST底部的存儲器膜30的蝕刻得到抑制。

隔著空隙40而積層的多個電極膜70由柱狀部CL支撐。

形成空隙40之后，在狹縫ST的側面及底部，形成圖28所示的絕緣膜63。覆蓋范圍低的絕緣膜63堵塞空隙40的狹縫ST側的開口。空隙40內不由絕緣膜63填埋。

利用RIE法將堆積在狹縫ST的底部的絕緣膜63及存儲器膜30去除，使半導體膜20露出在狹縫ST的底部。然后，在狹縫ST內埋入導電部LI。導電部LI的下端與后柵極BG的下方的半導體膜20相接。

圖35是表示實施方式的存儲單元陣列的又一例的示意剖視圖。

在圖35所示的存儲單元陣列中，導電部LI的側面與積層體100之間也被空隙化。在導電部LI的側面與積層體100之間，形成著沿著積層方向及紙面深度方向(圖2中的X方向)延伸的狹縫65。狹縫65與空隙40相連。

在絕緣膜43上設置著絕緣膜47，該絕緣膜47的一部分堵塞狹縫65的上端。例如通過形成覆蓋范圍低的氧化硅膜作為絕緣膜47，而防止狹縫65內由絕緣膜47填埋。

上下相鄰的電極膜70的導電部LI側的端部彼此不經由絕緣膜的表面而相連。因此，能夠防止由在該絕緣膜的表面產生的遷移所引起的電極膜70間的短路。

其他的要素與所述圖28所示的存儲單元陣列相同，省略其詳細的說明。

其次，參照圖36A～圖40B，對圖35所示的存儲單元陣列的形成方法進行說明。

圖29～圖33所示的步驟與所述實施方式相同地進行。圖33的步驟之后，在狹縫ST的側面及底部，形成圖36B所示的犧牲膜64。

利用RIE法將堆積在狹縫ST的底部的犧牲膜64及存儲器膜30去除，使半導體膜20露出在狹縫ST的底部。然后，在狹縫ST內埋入導電部LI。導電部LI的下端與后柵極BG的下方的半導體膜20相接。在導電部LI的側面形成著犧牲膜64。

犧牲膜64例如為BSG(Boron-Silicate Glass)膜、或氮化硅膜。或者，犧牲膜64為形成在導電部LI的側面的氧化硅膜與形成在該氧化硅膜的側面的氮化硅膜的積層膜。

在積層體100的上表面上，如圖36B所示，形成覆蓋膜110。覆蓋膜110覆蓋導電部LI的上端及犧牲膜64的上端。導電部LI的上端及犧牲膜64的上端與覆蓋膜110相接。

覆蓋膜110為金屬氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。覆蓋膜110中所使用的金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中的至少任一者。

在覆蓋膜110之上，如圖36A所示，形成抗蝕劑膜111。在該抗蝕劑膜111選擇性地形成狹縫111a，覆蓋膜110的一部分露出在該狹縫111a的底部。

圖36B是圖36A中的A-A'剖視圖。

狹縫111a沿著相對于導電部LI延伸的方向(圖2的X方向)交叉的方向(圖2的Y方向)延伸。

通過將該抗蝕劑膜111作為掩模的蝕刻，如圖37A所示，在覆蓋膜110形成狹縫110a。

圖37B是圖37A中的A-A'剖視圖。

狹縫110a沿著相對于導電部LI延伸的方向(圖2的X方向)交叉的方向(圖2的Y方向)延伸。多個狹縫110a在導電部LI延伸的方向相互隔開而排列。在狹縫110a的底部，導電部LI的一部分及犧牲膜64的一部分露出。

然后，將犧牲膜64蝕刻而去除。從露出在狹縫110a的犧牲膜64的上端由蝕刻液而進行的蝕刻進展。

在犧牲膜64為氮化硅膜的情況下，能夠利用包含磷酸的蝕刻液將氮化硅膜去除。在犧牲膜64為氧化硅膜或BSG膜的情況下，能夠利用包含氫氟酸的蝕刻液將那些膜去除。

相對于導電部LI、電極膜70、絕緣膜42、43、覆蓋膜110、后柵極BG、及狹縫ST的底部的半導體膜20，而犧牲膜64的蝕刻選擇比充分高。也就是說，導電部LI、電極膜70、絕緣膜42、43、覆蓋膜110、后柵極BG、及狹縫ST的底部的半導體膜20具有相對于磷酸及氫氟酸較高的蝕刻耐性，不被蝕刻而保留。

將犧牲膜64去除，如圖38B所示，在導電部LI的側面與積層體100之間形成狹縫65。

圖38B是圖38A的A-A'剖視圖，表示無覆蓋膜110的狹縫110a的下方的積層體100的截面。

圖39是圖38A的B-B'剖視圖，表示由覆蓋膜110覆蓋的區域的積層體100的截面。

蝕刻從露出在覆蓋膜110的狹縫110a的犧牲膜64的上端側向深度方向進展，并且在導電部LI延伸的方向(X方向)由蝕刻液引起的犧牲膜64的腐蝕也進展。

如圖38A及圖39所示，導電部LI的上表面的一部分與選擇性地保留的覆蓋膜110相接。通過狹縫65的形成而導電部LI失去來自積層體100的支撐，導電部LI的上端與下端分別由覆蓋膜110與后柵極BG的下方的積層膜支撐，導電部LI不會倒塌。

在電極膜70間的犧牲膜72為與導電部LI的側面的犧牲膜64相同的材料的情況下，在犧牲膜64的蝕刻時，也能夠繼續將犧牲膜72去除。在該情況下，存在柱狀部CL的上部長時間曝露在蝕刻液中，導致被蝕刻的擔憂。通過調整犧牲膜64的蝕刻時的時間，能夠在至少柱狀部CL的周圍保留電極膜70間的犧牲膜72。

電極膜70間的犧牲膜72能夠在形成狹縫65之后，利用通過該狹縫65而供給的蝕刻液來去除。通過犧牲膜72的去除，如圖40B所示，在上下相鄰的電極膜70之間，形成通到狹縫65的空隙40。

圖40B是圖40A的A-A'剖視圖。

例如，利用包含氫氟酸的蝕刻液，將作為氧化硅膜的犧牲膜72去除。覆蓋膜110、電極膜70、絕緣膜42、43、后柵極BG、及狹縫65的底部的半導體膜20不被蝕刻而保留。

形成空隙40之后，如圖35所示，將覆蓋范圍低的絕緣膜47形成在覆蓋膜110上及絕緣膜43上，由該絕緣膜47的一部分堵塞狹縫65的上端。

其次，參照圖41A～圖44，對電極膜70間的空隙40的形成方法的其他例進行說明。

圖41A～圖44所示的工藝能夠應用在所述實施方式中的使用第1犧牲膜71與第2犧牲膜72的工藝。

如圖41A所示，在包含多個第1犧牲膜71及多個第2犧牲膜72的積層體100形成柱狀部CL之后，在該積層體100形成狹縫ST。

然后，利用通過狹縫ST的蝕刻將第1犧牲膜71去除，如圖41B所示，在多個第2犧牲膜72間形成空隙44。

例如，使用包含磷酸的蝕刻液，將作為氮化硅膜的第1犧牲膜71去除。

將第1犧牲膜71去除之后，如圖42A所示，擴大空隙44中的狹縫ST側的開口端44a的高度。對保留的第2犧牲膜72中的狹縫ST側的端部72a的上表面及下表面選擇性地進行蝕刻，使該第2犧牲膜72的端部72a的厚度比第2犧牲膜72的與柱狀部CL的外周相鄰的部分72b的厚度更薄。

由于蝕刻液是通過狹縫ST供給，所以通過蝕刻時間的適當的控制，能夠使狹縫ST側的端部72a的蝕刻比遠離狹縫ST的部分72b更加進展。

然后，如圖42B所示，在空隙44形成電極膜70。該電極膜70中的狹縫ST側的端部70a的厚度比電極膜70的與柱狀部CL的外周相鄰的部分70b的厚度更厚。此處的厚度表示積層體100的積層方向的厚度。

其次，利用通過狹縫ST的蝕刻將第2犧牲膜72去除，如圖43A所示，在多個電極膜70間形成空隙40。

例如，使用包含氫氟酸的蝕刻液，將作為氧化硅膜的第2犧牲膜72去除。

空隙40的狹縫ST側的端部40a的高度(電極膜70間距離)比空隙40的與柱狀部CL的外周相鄰的部分40b的高度(電極膜70間距離)更窄。

其次，如圖43B所示，在狹縫ST的側面形成絕緣膜63。此時，存在絕緣膜40的來源氣體也進入至通到狹縫ST的空隙40內，絕緣膜40也堆積在空隙40的情況。然而，由于空隙40的狹縫ST側的端部40a狹窄，所以在空隙40內由絕緣膜63填埋之前，空隙40的狹縫ST側的端部40a堵塞。圖41A～圖43B所示的工藝及構造確實地維持電極膜70間的空隙40。

當在狹縫ST的側面形成絕緣膜63時，存在也在空隙40的內壁較薄地形成絕緣膜63的情況。也就是說，在電極膜70中的與空隙40相鄰的上表面及下表面形成絕緣膜63。電極膜63的上表面及下表面不露出在空隙40，由絕緣膜63覆蓋而被保護。

然后，在狹縫ST內，如圖44所示，埋入導電部LI。

對本發明的幾個實施方式進行了說明，但這些實施方式是作為例而提出的，并不意圖限定發明的范圍。這些新穎的實施方式能夠以其他各種方式實施，在不脫離發明的主旨的范圍內，能夠進行各種省略、置換、變更。這些實施方式或實施方式的變化包含在發明的范圍或主旨中，并且包含在權利要求書所記載的發明與其均等的范圍中。