r>[0132]所述第一進位信號即為相鄰上一級移位寄存器單元的進位信號輸出端STV_N_1輸出的進位信號，當正向掃描時，在輸入階段STV_N-1輸出的進位信號為第二電平；
[0133]所述第二進位信號即為相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1輸出的進位信號，當反向掃描時，在輸入階段STV_N+1輸出的進位信號為第二電平。
[0134]STV_N_1輸出的第一進位信號和STV_N+1輸出的第二進位信號如圖3B所示。
[0135]具體的，所述第一輸入模塊可以包括:第一晶體管，柵極和第一極都通過所述第一進位信號輸入端與相鄰上一級移位寄存器單元的進位信號輸出端連接，第二極與所述上拉節點連接；
[0136]所述第二輸入模塊可以包括:第二晶體管，柵極和第二極都通過所述第二進位信號輸入端與相鄰下一級為寄存器單元的進位信號輸出端連接，第一極與所述上拉節點連接。
[0137]在實際操作時，所述第一上拉節點控制單元還可以包括:
[0138]第一存儲電容，第一端與所述上拉節點連接，第二端與所述柵極驅動信號輸出端0UT_N連接;和/或，
[0139]第二存儲電容，第一端與所述上拉節點連接，第二端與所述進位信號輸出端STV_N連接；
[0140]所述第一存儲電容和/或所述第二存儲電容用于在輸出階段自舉拉升所述上拉節點PU的電位。
[0141]優選的，如圖3所示，所述第一上拉節點控制單元還包括:
[0142]第一存儲電容Cl，第一端與所述上拉節點PU連接，第二端與所述柵極驅動信號輸出端0UT_N連接；以及，
[0143]第二存儲電容C2，第一端與所述上拉節點PU連接，第二端與所述進位信號輸出端STV_N連接；
[0144]所述第一存儲電容Cl和所述第二存儲電容C2同時在輸出階段自舉拉升所述上拉節點HJ的電位。
[0145]具體的，在所述下拉保持階段最開始的一段時間所述第一時鐘信號為第二電平，之后每間隔預定時間所述第一時鐘信號為第二電平，在該預定時間內所述第一時鐘信號為第一電平。
[0146]具體的，如圖2所示，第一時鐘信號CKB的波形描述如下:
[0147]在所述下拉保持階段T4最開始的一段時間，所述第一時鐘信號CKB為高電平，以控制第二上拉節點控制單元使得PD接入低電平，以拉低PD的電位，之后每間隔預定時間所述第一時鐘信號CKB為高電平，在該預定時間內所述第一時鐘信號CKB為低電平，以使得所述第二上拉節點控制單元被交流電壓驅動。
[0148]具體的，如圖4所示，本發明實施例所述的移位寄存器單元還包括輸入第二時鐘信號CK的第二時鐘信號輸入端；
[0149]所述柵極驅動信號輸出單元15，還接入第一電平VI，并與所述第二時鐘信號輸入端連接，用于在輸入階段、輸出階段和下拉階段在所述上拉節點PU的控制下控制所述柵極驅動信號輸出端ουτ_Ν輸出第二時鐘信號CK，在下拉保持階段在所述下拉節點ro的控制下控制所述柵極驅動信號輸出端0UT_N輸出第一電平Vl;
[0150]所述進位信號輸出單元16，還接入第一電平VI，并與所述第二時鐘信號輸入端連接，用于在輸入階段、輸出階段和下拉階段在所述上拉節點PU的控制下控制所述進位信號輸出端STV_r^i出所述第二時鐘信號CK，在下拉保持階段在所述下拉節點PD的控制下控制所述進位信號輸出端STV__ii出第一電平Vl;
[0151]在所述輸入階段和所述下拉階段，所述第二時鐘信號CK為第一電平;在所述輸出階段，所述第二時鐘信號CK為第二電平。如圖5所示，所述第一時鐘信號CKB的占空比和所述第二時鐘信號CK的占空比都為0.25;
[0152]所述輸入階段持續的時間、所述輸出階段持續的時間和所述下拉階段持續的時間都為一個時間單元；
[0153]所述第一時鐘信號CKB比所述第二時鐘信號CK延遲兩個時間單元；
[0154]在圖5中標示為T的為一個時間單元，此時上面提到的預定時間為三個時間單元。
[0155]圖5是以第一電平為低電平而第二電平為高電平為例繪制的，在實際操作時所述第一電平也可以為高電平而所述第二電平也可以為低電平。
[0156]在實際操作時，如圖6所示，所述第二上拉節點控制單元12還與所述下拉節點H)連接，還用于當所述下拉節點PD的電位為第二電平時控制所述上拉節點的電位為第一電平。
[0157]具體的，所述第二上拉節點控制單元包括:
[0158]第三晶體管，柵極與所述第一時鐘信號輸入端連接，第一極與所述上拉節點連接，第二極接入第一電平；以及，
[0159]第四晶體管，柵極與所述下拉節點連接，第一極與所述上拉節點連接，第二極接入第一電平。
[0160]具體的，所述第一下拉節點控制單元包括:第五晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉節點連接。
[0161]具體的，如圖7所示，所述第二下拉節點控制單元14，還與相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1連接，還用于當所述相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1輸出第二電平時，控制所述下拉節點H)的電位為第一電平。
[0162]具體的，所述第二下拉節點控制單元包括:
[0163]第六晶體管，柵極與相鄰下一級為寄存器單元的進位信號輸出端連接，第一極與所述下拉節點連接，第二極接入第一電平；以及，
[0164]第七晶體管，柵極與所述上拉節點連接，第一極與所述下拉節點連接，第二極接入第一電平。
[0165]具體的，所述柵極驅動信號輸出單元包括:
[0166]第一柵極驅動信號輸出晶體管，柵極與所述上拉節點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅動信號輸出端連接;以及，
[0167]第二柵極驅動信號輸出晶體管，柵極與所述下拉節點連接，第一極與所述柵極驅動信號輸出端連接，第二極接入第一電平；
[0168]所述進位信號輸出單元包括:
[0169]第一進位信號輸出晶體管，柵極與所述上拉節點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述進位信號輸出端連接;以及，
[0170]第二進位信號輸出晶體管，柵極與所述下拉節點連接，第一極與所述進位信號輸出端連接，第二極接入第一電平。
[0171]在實際操作時，當本發明實施例所述的移位寄存器單元包括的柵極驅動信號輸出單元包括的晶體管和進位信號輸出單元包括的晶體管為η型晶體管時，第一電平可以為低電平，第二電平可以為高電平;而當本發明實施例所述的移位寄存器單元包括的柵極驅動信號輸出單元包括的晶體管和進位信號輸出單元包括的晶體管為P型晶體管時，第一電平可以為高電平，第二電平可以為低電平。
[0172]本發明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應管或其他特性相同的器件。在本發明實施例中，為將晶體管除柵極之外的兩極稱為第一極和第二極，其中，第一極和第二極可以隨著電流流向的改變而互換，也即第一極為源極，第二極為漏極，或者，第一極為漏極，第二極為源極。本發明所述的移位寄存器單元的具體實施例包括的晶體管是η型晶體管，但是在實際操作時本發明實施例所述的移位寄存器單元包括的晶體管也可以為P型晶體管。
[0173]下面通過一具體實施例來說明本發明所述的移位寄存器單元:
[0174]如圖8所示，本發明所述的移位寄存器單元的一具體實施例包括柵極驅動信號輸出端0UT_N、進位信號輸出端STV_N、輸入第一時鐘信號CKB的第一時鐘信號輸入端、第一進位信號輸入端和第二進位信號輸入端；
[0175]由所述第一進位信號輸入端輸入相鄰上一級移位寄存器單元的進位信號輸出端STV_N_1輸出的進位信號；
[0176]由所述第二進位信號輸入端輸入相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1輸出的進位信號；
[0177]本發明所述的移位寄存器單元的該具體實施例還包括第一上拉節點控制單元11、第二上拉節點控制單元12、第一下拉節點控制單元13、第二下拉節點控制單元14、柵極驅動信號輸出單元15和進位信號輸出單元16;
[0178]所述第一上拉節點控制單元11包括:
[0179]第一晶體管Ml，柵極和漏極都通過所述第一進位信號輸入端與相鄰上一級移位寄存器單元的進位信號輸出端STV_N_1連接，第二極與所述上拉節點PU連接；
[0180]第二晶體管M2，柵極和源極都通過所述第二進位信號輸入端與相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1連接，第一極與所述上拉節點PU連接；
[0181]第一存儲電容Cl，第一端與所述上拉節點PU連接，第二端與所述柵極驅動信號輸出端0UT_N連接；以及，
[0182]第二存儲電容C2，第一端與所述上拉節點PU連接，第二端與所述進位信號輸出端STV_N連接；
[0183]所述第二上拉節點控制單元12包括:
[0184]第三晶體管M3，柵極與輸入第一時鐘信號CKB的第一時鐘信號輸入端連接，漏極與所述上拉節點PU連接，源極接入低電平VGL;以及，
[0185]第四晶體管M4，柵極與所述下拉節點H)連接，漏極與所述上拉節點PU連接，源極接入低電平VGL;
[0186]所述第一下拉節點控制單元13包括:第五晶體管M5，柵極和漏極都與所述第一時鐘信號輸入端連接，源極與所述下拉節點H)連接；
[0187]所述第二下拉節點控制單元14包括:
[0188]第六晶體管M6，柵極與相鄰下一級移位寄存器單元的進位信號輸出端STV_N+1連接，第一極與所述下拉節點F1D連接，第二極接入低電平VGL;
[0189]第七晶體管M7，柵極與所述上拉節點PU連接，漏極與所述下拉節點H)連接，源極接入低電平VGL;以及，
[0190]第八晶體管M8，柵極與所述上拉節點PU連接，漏極與所述下拉節點ro連接，源極接入低電平VGL;
[0191]所述柵極驅動信號輸出單元15包括:
[0192]第一柵極驅動信號輸出晶體管M9，柵極與所述上拉節點連接，漏極與輸入第二時鐘信號CK的第二時鐘信號輸入端連接，源極與所述柵極驅動信號輸出端0UT_N連接;以及，
[0193]第二柵極驅動信號輸出晶體管M10，柵極與所述下拉節點連接，漏極與所述柵極驅動信號輸出端0UT_N連接，第二極接入低電平VGL;
[0194]所述進位信號輸出單元16包括:
[0195]第一進位信號輸出晶體管MlI，柵極與所述上拉節點HJ連接，漏極與所述第二時鐘信號輸入端連接，源極與所述進位信號輸出端STV_N連接;以及，
[0196]第二進位信號輸出晶體管M12，柵極與所述下拉節點H)連接，漏極與所述進位信號輸出端STV_N連接，源極接入低電平VGL。
[0197]在圖8所示的具體實施例中，所有的晶體管都是η型晶體管，第一電平為低電平，第二電平為高電平；
[0198]并且在圖8所示的具體實施例中，采用了Μ7和Μ8以提高拉低H)的電位的速度。
[0199]如圖9所