應的邏輯狀態的第一輸出信號。在時鐘信號的第二時鐘周期期間，第三鎖存器(其為主鎖存器)經由第二多路轉接器接收第一比特并且輸出該第一比特。第四鎖存器(其為從鎖存器)接收第一比特并且輸出處于與第一比特相對應的邏輯狀態的第二輸出信號。
[0035]另外，第一多路轉接器接收并且輸出測試模板的第二比特作為掃描數據輸入信號。第一邏輯電路接收對應于第一比特的第一輸出信號、對應于第二比特的掃描數據輸入信號、時鐘信號以及掃描使能信號，并且輸出第一中間時鐘信號。當掃描數據輸入信號與第一輸出信號的邏輯狀態相同時，即，當第一比特和第二比特處于相同的邏輯狀態時，第一邏輯電路生成處于固定邏輯狀態的第一中間時鐘信號并且由此處于失效狀態。由此，在第二時鐘周期結束時，即，在第三時鐘周期開始時，主鎖存器的操作狀態被固定。因此，在第三時鐘周期期間，主從鎖存器的輸出端子維持在第一比特的邏輯狀態。由此，主鎖存器的內部元件不會被頻繁地充電和放電，因此降低了基于測試模板的不必要的功率損耗。由于功率損耗被降低，因此可增加時鐘信號的頻率，所以可以降低IC的測試時間。
[0036]參考圖4A，示出了根據本發明實施例的掃描-可測試集成電路(IC)400的原理框圖。IC400包括第一觸發器402和第二觸發器404。
[0037]第一觸發器402包括第一多路轉接器406，非門408，以及第一鎖存器410和第二鎖存器412。第一鎖存器410和第二鎖存器412操作為主從配置。第一 muX406具有用于接收第一數據輸入信號(Vdi)的第一輸入端子，用于接收作為掃描數據輸入信號(Vsdi)的測試模板的第二輸入端子，用于接收掃描使能信號的選擇輸入端子，以及用于基于掃描使能信號輸出第一數據輸入信號(Vdi)和掃描數據輸入信號(Vsdi)中至少一個信號的輸出端子。在一個示例中，在由ATE對IC400進行掃描測試期間，由ATPG(未示出)生成測試模板。在另一個示例中，當喚醒內置自測試(BIST)時，由IC400內部生成測試模板。第一鎖存器410具有連接至第一 muX406輸出端子以用于接收第一數據輸入信號和掃描數據輸入信號(Vdi和Vsdi)中至少一個信號的輸入端子，用于接收經由非門408的反相時鐘信號的時鐘輸入端子，以及用于輸出中間第一輸出信號(Vinti)的輸出端子。第二鎖存器412具有連接至第一鎖存器410輸出端子以用于接收中間第一輸出信號(Vinti)的輸入端子,用于接收時鐘信號的時鐘輸入端子，以及用于輸出第一輸出信號(V(jUT1)的輸出端子。
[0038]第二觸發器404包括第二 mux414，第一邏輯電路416，以及第三鎖存器418和第四鎖存器420。第三鎖存器418和第四鎖存器420操作為主從配置。第一邏輯電路416包括異或門422，非門424，或門426，以及與非門428。第二 mux414具有接收第二數據輸入信號(Vd2)的第一輸入端子，連接至第二鎖存器414輸出端子以用于接收第一輸出信號(Vtmi)的第二輸入端子，用于接收掃描使能信號的選擇輸入端子，以及用于基于掃描使能信號輸出第二數據輸入信號和第一輸出信號(Vm^PVtJun)中至少一個信號的輸出端子。異或門422具有連接至第二鎖存器412輸出端子以用于接收第一輸出信號(Vtim)的第一輸入端子,連接至第一muX406第二輸入端子以用于接收掃描數據輸入信號(Vsdi)的第二輸入端子，以及用于生成第一控制信號(Vcsi)的輸出端子。或門426具有連接至異或門422輸出端子以用于接收第一控制信號(Vcsi)的第一輸入端子，用于接收經由非門424的反相掃描使能信號的第二輸入端子，以及用于生成第二控制信號(Ves2)的輸出端子。與非門428具有用于接收時鐘信號的第一輸入端子，連接至或門426輸出端子以用于接收第二控制信號(Ves2)的第二輸入端子，以及用于生成第一中間時鐘信號(Vm int)的輸出端子。第三鎖存器418具有連接至第二muX414輸出端子以用于接收第二數據輸入信號和第一輸出信號中至少一個信號的輸入端子，連接至與非門428輸出端子以用于接收第一中間時鐘信號(VaK—INT)的時鐘輸入端子，以及用于基于第一中間時鐘信號(VaK—INT)輸出中間第二輸出信號(Vint2)的輸出端子。第四鎖存器420具有連接至第三鎖存器418輸出端子以用于接收中間第二輸出信號(Vint2)的輸入端子，用于接收時鐘信號的時鐘輸入端子，以及基于中間第二輸出信號(Vint2)以用于輸出第二輸出信號(V.；；)的輸出端子。
[0039]現在參考附圖4B，示出了說明IC400的掃描-移位模式的時序圖。圖4B示出了具有第一比特和第二比特的測試模板。在本發明的一個實施例中，第一比特和第二比特的邏輯狀態是相同的。在時刻T0，掃描使能信號被設置為邏輯高狀態以初始化IC400的掃描測試。測試模板的第一比特被移入IC400中。第一 mux406接收處于與第一比特相對應的邏輯狀態的掃描數據輸入信號(Vsdi)。由于掃描使能信號處于邏輯高狀態，第一 mux406輸出第一比特。
[0040]在TO-Tl時間周期期間，時鐘信號處于邏輯低狀態。第一鎖存器410接收處于與第一比特相對應的邏輯狀態的掃描數據輸入信號(Vsdi)。第一鎖存器410經由非門408接收處于邏輯高狀態的時鐘信號，并由此被激活。因此，第一鎖存器410輸出處于與第一比特相對應的邏輯狀態的中間第一輸出信號(Vinti)。第二鎖存器412接收處于邏輯低狀態的時鐘信號，并由比處于失效狀態。
[0041]在T1-T2時間周期期間，時鐘信號處于邏輯高狀態。第一鎖存器410經由非門408接收處于邏輯低狀態的時鐘，并且由此處于失效狀態。因此，第一鎖存器410的輸出端子保持在于第一比特相對應的邏輯狀態。第二鎖存器412接收處于邏輯高狀態的時鐘信號，并且由此被激活。因此，第二鎖存器412接收處于與第一比特相對應的邏輯狀態的中間第一輸出信號(Vinti),并且輸出處于與第一比特相對應的邏輯狀態的第一輸出信號(VtJun)。
[0042]因此，在T0-T2時間周期期間，第一觸發器402移入測試模板的第一比特并且在時鐘信號的上升沿處，即，時刻Tl，生成處于與第一比特相對應的邏輯狀態的第一輸出信號
(Vouti)。
[0043]在時刻T2，測試模板的第二比特被移入到IC400。第一 mux406接收處于與第二比特相對應的邏輯狀態的掃描數據輸入信號(Vsdi)。由于掃描使能信號處于邏輯高狀態，所以第一 mux406輸出第二比特。
[0044]在T2-T3時刻期間，時鐘信號處于邏輯低狀態。第一鎖存器410接收處于與第二比特相對應的邏輯狀態的掃描數據輸入信號(Vsdi)。第一鎖存器410經由非門408接收處于邏輯高狀態的時鐘信號并且輸出處于與第二比特相對應的邏輯狀態的中間第一輸出信號(Vinti)。第二鎖存器412接收處于邏輯低狀態的時鐘信號，并且由此處于失效狀態。因此，第一輸出信號(Vtwi)被保持在與第一比特相對應的邏輯狀態。
[0045]另外，在T2-T3時間周期期間，第一比特和第二比特的邏輯狀態是相同的，S卩，第一輸出信號(Vi3uti)和掃描數據輸入信號(Vsdi)的邏輯狀態是相同的。因此，第一邏輯電路416生成處于邏輯高狀態的第一中間時鐘信號(VaK—NT)，由此激活第三鎖存器418。第三鎖存器418經由第二 muX414接收第一輸出信號(Vl3un)并且輸出處于與第一比特相對應的邏輯狀態的中間第二輸出信號(VINT2)。第四鎖存器420接收處于邏輯低狀態的時鐘信號，并且由此處于失效狀態。
[0046]在T3-T4時間周期期間，時鐘信號處于邏輯高狀態。第一鎖存器410接收處于邏輯低狀態的時鐘信號，并由此處于失效狀態。由于第一鎖存器410失效，中間第一輸出信號(Vinti)保持在處于與第二比特相對應的邏輯狀態。第二鎖存器412接收處于邏輯高狀態的時鐘信號并由此被激活。因此，第二鎖存器412輸出處于與第二比特相對應的邏輯狀態的第一輸出信號(Vl3un)。第四鎖存器420接收處于邏輯高狀態的時鐘信號并且由此被激活。第四鎖存器420接收處于與第一比特相對應的邏輯狀態的中間第二輸出信號(Vint2)，并且輸出處于與第一比特相對應的邏輯狀態的第二輸出信號(V.；；)。
[0047]另外，在T3-T4時間周期期間，由于第一比特和第二比特的邏輯狀態是相同的，所以第一輸出信號(Vtwi)和掃描數據輸入信號(Vsdi)的邏輯狀態是相同的。因此，第一邏輯電路416保持第一中間時鐘信號(VaK—INT)處于邏輯高狀態。由此，第一中間時鐘信號(VaK—廈)的邏輯狀態在Τ2-Τ3和Τ3-Τ4時間周期期間是相同的，即，第一中間時鐘信號(VaK—