具有低功耗掃描觸發器的集成電路的制作方法
【專利說明】
【背景技術】
[0001]本發明通常涉及集成電路，并且，更具體地涉及掃描觸發器電路。
[0002]集成電路(1C)，例如片上系統(SoC)，其在一個單獨的芯片上集成了各種數字以及模擬元件。SoC的設計可能具有制造缺陷，例如短路、開路、材料缺陷以及受損的通孔。這樣的制造缺陷可能導致SoC發生故障。因此，測試SoC的制造缺陷是很重要的。
[0003]可測試性的設計(也被稱為面向測試的設計或DFT)是為IC增加可測試性特性的設計工藝。DFT使得自動測試設備(ATE)能夠采用由自動測試模板(pattern)生成器(ATPG)生成的測試模板執行各種故障測試方法。每個測試模板包括一組比特。ATPG基于IC中將被測試的故障類型設置每個比特的邏輯狀態。
[0004]傳統的，故障測試方法被分類為兩種類型一功能測試以及結構測試。功能測試采用由驗證工程師生成的功能或操作測試模板來測試IC的功能特性。但是，由于技術進步已經極大增加了芯片上元件的數量,也增加了生成功能測試模板的復雜性以及所需時間，由此增加了測試的時間和成本。結構測試(也被稱為掃描測試)將IC中的制造缺陷建模為邏輯故障，該邏輯故障可由相互鏈式連接的簡單存儲元件(即，掃描鏈)來檢測，簡單存儲元件例如觸發器(也被稱為掃描觸發器)。
[0005]掃描測試具有兩種模式，掃描-移位和掃描-捕獲。該掃描-移位模式包括移入和移出模式。當激活掃描測試時，IC被設置為處于掃描-移位模式。在掃描-移位模式中，ATPG生成一測試模板(也被稱為測試向量V1)并且將該測試模板提供至ATE。ATE將該測試模板(僅為一組比特)移入掃描觸發器中。基于時鐘信號的連續時鐘脈沖將測試模板的每一比特移入掃描觸發器。掃描觸發器操作為移位寄存器并且在鏈中移位該比特。在掃描-移位模式的最后，掃描鏈中的每一個掃描觸發器保持該測試模板中的相應比特。
[0006]當將測試模板載入IC中時，該IC基于該測試模板以及掃描使能信號進行邏輯狀態轉換。
[0007]在掃描-捕獲模式期間，該掃描觸發器基于掃描時鐘信號捕獲IC的內部組合邏輯的邏輯狀態轉換。由此，每一個掃描觸發器存儲與IC的多個邏輯模塊的輸出相對應的一位比特。
[0008]在掃描-捕獲模式完成之后，IC被設置為處于掃描-移位模式以使得存儲的比特可以從IC中移出(被稱為測試向量V2),并且與期望的模板相比較。通過將輸出的測試模板與期望輸出的測試模板相比較，ATE可區分出起作用的IC和故障1C。
[0009]圖1A為傳統的掃描觸發器電路100的原理框圖。該掃描觸發器電路100包括多路轉接器102、主鎖存器104、非門106以及從鎖存器108。該掃描觸發器電路100具有用于接收時鐘信號的時鐘輸入端子(CLK)以及用于接收掃描使能信號的掃描使能輸入端子(SE)。多路轉接器102具有用于接收數據輸入信號(Vd)的第一輸入端子以用于接收掃描數據輸入信號(Vsdi)的第二輸入端子、與掃描使能輸入端子(SE)連接以用于接收該掃描使能信號的選擇輸入端子以及用于輸出數據輸入信號(Vd)以及掃描數據輸入信號(Vsdi)中的其中至少一個信號的輸出端子。該主鎖存器104具有連接至多路轉接器102的輸出端子的輸入端子以用于接收數據輸入信號(Vdi)以及掃描數據輸入信號(Vsdi)中的至少其中一個，連接至非門106的輸出端子的時鐘輸入端子以用于接收反相時鐘信號，以及用于輸出中間輸出信號(Vint)的輸出端子。從鎖存器108具有連接至主鎖存器104的輸出端子的輸入端子以用于接收中間輸出信號(Vint)，用于接收時鐘信號的時鐘輸入端子以及用于輸出輸出信號(Vout)的輸出端子。
[0010]圖1B為示出掃描觸發器電路100的掃描測試的掃描-移位模式的時序圖。在掃描測試期間，在時刻TO處，掃描使能信號處于邏輯高狀態，并且測試模板的第一比特被移入掃描觸發器電路100。
[0011]從T0-T1，時鐘信號處于邏輯詆狀態，并且多路轉接器102將測試模板的第一比特輸出至主鎖存器104。該主鎖存器104從非門106中接收處于邏輯高狀態的時鐘信號。由此，主鎖存器104被激活并且從而主鎖存器104輸出處于與第一比特相對應的邏輯狀態的中間輸出信號(Vint)。從鎖存器108接收處于邏輯低狀態的時鐘信號，并且因此處于失效狀
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[0012]從Tl至T2，時鐘信號處于邏輯高狀態。主鎖存器104從非門106中接收處于邏輯低狀態的時鐘信號，并且因此處于失效狀態。但是，從鎖存器108接收處于邏輯高狀態的時鐘信號。由此，從鎖存器108被激活，并且接收中間輸出信號(Vint)以及生成處于與第一比特相對應的邏輯狀態的輸出信號(V.)。
[0013]由此，從TO至T2，測試模板的第一比特被移入掃描觸發器電路100中。同樣的，從T2至T4，測試模板的第二比特被移入掃描觸發器電路100中。
[0014]但是，當測試模板包括具有相同邏輯狀態的連續比特時，S卩，當測試模板的第一比特和第二比特的邏輯狀態相同時，鎖定主鎖存器104和從鎖存器108，以在掃描鏈中移入第一比特和第二比特。即使中間輸出信號(Vint)的邏輯狀態被固定在第一比特和第二比特的邏輯狀態處，主鎖存器104和從鎖存器108的時鐘輸入端子也基于時鐘信號的邏輯狀態進行切換。由此，掃描觸發器電路100的內部元件(例如，晶體管和電容器)被頻繁的充電和放電，因此導致不必要的電能損耗。另外，由于在掃描測試期間的功率損耗的增加，掃描鏈兩端的電壓降可能會超過掃描觸發器電路100被設計時所期望的電壓降，由此減小了在掃描觸發器電路100時鐘輸入端子處的時鐘信號的電壓水平并且導致掃描測試技術的故障。
[0015]克服前述問題的一種技術是采用時鐘門控邏輯電路。圖2為傳統的集成電路(IC) 200的原理框圖，其包括時鐘門控電路202以及觸發器204。IC200接收測試模板為輸入信號(Vin)、時鐘信號以及復位信號。時鐘門控電路202包括異或非門206、或非門208以及與門210。
[0016]異或非門206具有第一輸入端子和第二輸入端子以用于分別接收輸出信號(V.)和輸入信號(Vin)，以及生成第一控制信號(Vesi)的輸出端子。或非門208具有連接至異或非門206的輸出端子以用于接收第一控制信號(Vesi)的第一輸入端子，用于接收時鐘信號的第二輸入端子，以及用于生成第二控制信號(Ves2)的輸出端子。與門210具有連接至或非門208的輸出端子以用于接收第二控制信號(Ves2)的第一輸入端子，用于接收時鐘信號的第二輸入端子，以及用于生成時鐘門控時鐘信號(Vaies)的輸出端子。觸發器204具有用于接收輸入信號(Vin)的第一輸入端子以用于接收復位信號的第二輸入端子，以及連接到與非門210的輸出端子、用于接收時鐘門控時鐘信號(Vcgcs)的時鐘輸入端子。
[0017]在操作中，當輸入信號(Vin)的邏輯狀態與輸出信號(V.)的邏輯狀態相同時，第一控制信號(Vesi)以及第二控制信號(Ves2)分別處于邏輯高和邏輯詆狀態。時鐘門控邏輯電路202生成處于邏輯低狀態的時鐘門控時鐘信號(Vcecs)，由此使觸發器204處于失效狀態。但是，該技術需要掃描鏈(未示出)中的每一個觸發器204具有時鐘門控電路202，并且因此導致了單位面積觸發器數量的減少。另外，時鐘門控電路202增加了輸入信號(Vin)的傳播延遲，由此降低了時鐘信號的頻率。時鐘信號頻率的降低增加了測試IC200所需的時間。
[0018]圖3是用于克服前述問題的傳統觸發器電路300的框圖。觸發器電路300包括主鎖存器302、時鐘門控電路304、從鎖存器306以及非門308。時鐘門控電路304包括或門310以及與非門312。
[0019]主鎖存器302具有用于接收輸入信號(Vin)的輸入端子(其中該輸入信號(Vin)為由ATPG生成的測試模板)，用于接收時鐘信號的時鐘輸入端子，以及用于基于時鐘信號輸出中間輸出信號(Vint)的輸出端子。從鎖存器306具有連接至主鎖存器302的輸出端子以用于接收中間輸出信號(Vint)的輸入端子，用于接收經由非門308的反相時鐘門控時鐘信號的時鐘輸入端子，以及用于輸出輸出信號(V.)的輸出端子。或門310具有連接至主鎖存器302的輸出端子、用于接收中間輸出信號(Vint)的第一輸入端子,連接至從鎖存器306的輸出端子、用于接收輸出信號(V.)的第二輸入端子，以及用于生成控制信號(Ves)的輸出端子。與非門312具有用于接收時鐘信號的第一輸入端子，連接至或門310的輸出端子、用于接收控制信號(Ves)的