的氮化鈦(TiN)層組成。然而，本發明并不限于上述結構，本技術領域中具有通常技術的人士當可在本發明的范圍內作出其他修正。
[0037]接著，如圖1B所示，形成金屬層130，其填入溝槽125并且覆蓋第一介電層120的表面。在一些具體實施例中，金屬層130為鋁、鎢或銅。然而，本發明并不限于金屬層130的材料，本技術領域中具有通常技術的人士當可在本發明的范圍內作出其他修正。
[0038]如圖1C所示，部分移除金屬層130，使得金屬層的剩余部分131覆蓋第一介電層120。在一些具體實施例中，部分移除金屬層130可以通過蝕刻或化學機械研磨等程序完成，而剩余部分131的厚度一般小于20nm。優選者，剩余部分131的厚度可小于10nm。
[0039]接著，在圖1D中，進行一處理程序，使得金屬層的剩余部分131的上部分形成鈍化層132以及下部分形成柵極金屬層133。如圖1D中所示，柵極金屬層133的形狀為塊狀(bulk shape)。在一些具體實施例中，處理程序可通過等離子體輔助氧化或等離子體輔助氮化而進行。因此，鈍化層132為一種化合物，其包括構成柵極金屬層133的材料的元素。詳而言之，鈍化層132可為金屬氧化物或金屬氮化物。
[0040]最后，如圖1E所示，進行化學機械研磨程序，直到露出第一介電層120為止，使得鈍化層132的剩余部分134留在溝槽125中。在一些具體實施例中，鈍化層132的剩余部分134的厚度一般小于10nm。優選者,剩余部分134的厚度介于2nm至8nm。
[0041]此外，在一些具體實施例中，可進一步形成一接觸插塞(未示于圖中)，其穿透鈍化層的剩余部分134而連接柵極金屬層133。
[0042]在完成上述圖1A至圖1E所示的步驟之后，可以形成如圖1E所示的半導體裝置100，其包括基板110，其上方形成第一介電層120以及柵極結構140。柵極結構140包括由下而上依序形成的柵極介電層126、柵極金屬層133以及鈍化層134。其中鈍化層134系為一種化合物，其包括構成柵極金屬層133的材料的元素。
[0043]在一些具體實施例中，柵極結構140由間隔層124的側壁所定義。柵極介電層126與柵極金屬層133之間還包括堆疊層127與128，且柵極介電層126與堆疊層127與128沿著間隔層124的側壁與底部而呈現U型。此外，半導體裝置100還可包括一接觸插塞(未示于圖中)，其穿透鈍化層134而連接柵極金屬層133。值得注意的是，在圖1E所示的本發明具體實施例中，所形成的柵極結構為一種高介電質后(high-k last)柵極結構。本發明所揭的方法并不局限于上述實施例，亦即，本發明的方法也可使用來制造具有高介電質先(high-k first)柵極結構的半導體裝置。
[0044]通過本發明的實施，由于形成了圖1E所示的半導體裝置100的鈍化層134，可以避免半導體裝置的柵極區域過度拋光所造成柵極金屬的淺碟化效應，除了可以改善現有技術中，高臨界電壓而低導通電流的不佳特性之外，更可以使成對的輸入/輸出元件因為臨界電壓匹配狀況獲得改善，而避免半導體芯片受到損害。
[0045]值得注意的是，在進行鈍化層132的化學機械研磨程序時，即使柵極區域的鈍化層132發生淺碟化效應，其下方的柵極金屬層133的厚度并不會受到改變。因此，依然能夠維持良好的電氣特性以及臨界電壓匹配。
[0046]雖然結合以上實施例公開了本發明，然而其并非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，可作各種的更動與潤飾，因此本發明的保護范圍應當以附上的權利要求所界定的為準。
【主權項】
1.一種制造半導體裝置的方法，包括以下步驟: 提供一基板，其上方形成一第一介電層，該第一介電層具有一溝槽； 形成一金屬層，該金屬層填入該溝槽并且覆蓋該第一介電層的表面； 部分移除該金屬層，使得該金屬層的一剩余部分覆蓋該第一介電層； 進行一處理程序，使得該金屬層的該剩余部分的一上部分形成一鈍化層以及一下部分形成一柵極金屬層；以及 進行一化學機械研磨程序，直到露出該第一介電層為止，使得該鈍化層的一剩余部分留在該溝槽中。2.如權利要求1所述的方法，其中該溝槽由一間隔層的側壁所定義。3.如權利要求2所述的方法，還包括在形成該金屬層之前的一步驟:依序形成一第二介電層與一堆疊層，覆蓋該第一溝槽的底部、該間隔層的側壁以及該第一介電層的表面。4.如權利要求1所述的方法，還包括一步驟:形成一接觸插塞，其穿透該鈍化層的該剩余部分而連接該柵極金屬層。5.如權利要求1所述的方法，其中該第一介電層為一氧化層。6.如權利要求3所述的方法,其中該第二介電層為一高介電常數介電層。7.如權利要求2所述的方法，其中該間隔層為一氮化層。8.如權利要求1所述的方法，其中該處理程序通過等離子體輔助氧化或等離子體輔助氮化而進行。9.如權利要求1所述的方法，其中該金屬層為鋁、鎢或銅。10.如權利要求1所述的方法，其中該金屬層的該剩余部分的厚度小于20nm。11.如權利要求1所述的方法，其中該鈍化層的該剩余部分的厚度小于10nm。12.—種半導體裝置，包括: 基板，其上方形成第一介電層以及柵極結構，該柵極結構包括由下而上依序形成的柵極介電層、柵極金屬層以及鈍化層； 其中該鈍化層為一化合物，該化合物包括構成該柵極金屬層的材料的元素。13.如權利要求12所述的半導體裝置，其中該柵極結構由一間隔層的側壁所定義。14.如權利要求13所述的半導體裝置，其中該柵極介電層與該柵極金屬層之間還包括堆疊層，且該柵極介電層與該堆疊層沿著該間隔層的側壁與底部而呈現U型。15.如權利要求12所述的半導體裝置，還包括接觸插塞，其穿透該鈍化層而連接該柵極金屬層。16.如權利要求12所述的半導體裝置，其中該第一介電層為氧化層。17.如權利要求12所述的半導體裝置，其中該第二介電層為高介電常數介電層。18.如權利要求13所述的半導體裝置，其中該間隔層為氮化層。19.如權利要求12所述的半導體裝置，其中該金屬層為鋁、鎢或銅。20.如權利要求12所述的半導體裝置，其中該鈍化層的厚度小于10nm。
【專利摘要】本發明公開一種半導體裝置與其制造方法。制造半導體裝置的方法，包括以下步驟：提供一基板，并在其上方形成第一介電層。第一介電層具有一溝槽。接著，形成金屬層，其填入溝槽并且覆蓋第一介電層的表面。部分移除金屬層，使得金屬層的剩余部分覆蓋第一介電層。進行處理程序，使得金屬層的剩余部分的上部分形成鈍化層以及下部分形成柵極金屬層。最后，進行化學機械研磨程序，直到露出第一介電層為止，使得鈍化層的剩余部分留在溝槽中。
【IPC分類】H01L21/8238, H01L27/092
【公開號】CN105529304
【申請號】CN201410524797
【發明人】蔡世昌, 曾姿錦, 林筱婷, 陳長義, 賴龍山
【申請人】聯華電子股份有限公司
【公開日】2016年4月27日
【申請日】2014年9月30日
【公告號】US9312357, US20160093712