半導體裝置與其制造方法
【技術領域】
[0001]本發明涉及一種半導體程序技術，尤其是涉及一種半導體裝置與其制造方法。
【背景技術】
[0002]集成電路程序技術不斷演進的動力在于金屬氧化物半導體場效晶體管(metal-oxi de-semi conductor field-effect transistor, MOSFET)尺寸不斷地縮小化，以滿足提升元件切換速度、降低元件消耗功率以及提高電路的元件積成密度等要求。高介電常數金屬柵極(high-k metal gate, HKMG)技術促進晶體管尺寸縮小化并且由于柵極漏電流減小而降低功率損耗。
[0003]在HKMG技術領域中，通常以鋁作為金屬柵極的導電材料。金屬柵極的電阻值(Rs—J會隨著金屬柵極中鋁的厚度減少而增加，而使得元件的特性受到金屬柵極中鋁的程序參數變動的影響。例如，對于輸入/輸出元件來說，其柵極面積大于核心元件的柵極面積，因此在化學機械研磨(chemical-mechanical polishing, CMP)的平坦化程序時，由于研磨圖案密度的不同，造成圖案密度低區域(即輸入/輸出元件的柵極區域)會有過度拋光所造成的淺碟化(dishing)效應，導致金屬柵極的電阻值Rsjk由于金屬柵極中鋁的厚度減少而增加，造成臨界電壓(threshold voltage, Vt)提高與導通電流(turn-on current, 1n)下降的現象。甚至，由于金屬柵極的淺碟化效應，導致成對的輸入/輸出元件因為金屬柵極厚度不一，而發生臨界電壓不匹配(VtHiismatch)的現象。上述兩種狀況均會造成半導體芯片的損壞。
[0004]為了克服化學機械研磨程序所造成的金屬柵極淺碟化效應而導致的上述缺失，亟需提供一種半導體裝置與其制造方法，以避免半導體芯片的損壞。
【發明內容】
[0005]本發明的一目的在于提供一種半導體裝置與其制造方法，通過在進行金屬柵極的化學機械研磨程序之前，對于金屬柵極進行一道處理程序，以避免淺碟化效應的發生，而造成元件特性受到影響。
[0006]本發明的另一目的在于提供一種半導體裝置與其制造方法，通過在進行金屬柵極的化學機械研磨程序之前，對于金屬柵極進行一道處理程序，以提升成對的大面積元件的臨界電壓匹配度。
[0007]為達成上述目的，在一具體實施例中，本發明提供一種制造半導體裝置的方法，包括以下步驟:提供一基板，并在其上方形成第一介電層。第一介電層具有一溝槽。接著，形成金屬層，其填入溝槽并且覆蓋第一介電層的表面。部分移除金屬層，使得金屬層的剩余部分覆蓋第一介電層。進行處理程序，使得金屬層的剩余部分的上部分形成鈍化層以及下部分形成柵極金屬層。最后，進行化學機械研磨程序，直到露出第一介電層為止，使得鈍化層的剩余部分留在溝槽中。
[0008]為達成上述目的，在另一具體實施例中，本發明還提供一種半導體裝置，包括基板，其上方形成第一介電層以及柵極結構。柵極結構包括由下而上依序形成的柵極介電層、柵極金屬層以及鈍化層。其中鈍化層為一種化合物，其包括構成柵極金屬層的材料的元素。
【附圖說明】
[0009]為讓本發明的上述和其他目的、特征和優點能更明顯易懂，下文特舉優選實施例，并配合所附的附圖，作詳細說明如下。其中:
[0010]圖1A至圖1E為本發明一具體實施例的一種制造半導體裝置的方法的流程示意圖。
[0011]符號說明
[0012]100半導體裝置
[0013]110基板
[0014]111η通道金屬氧化物半導體場效晶體管
[0015]1111源 / 漏極
[0016]112P通道金屬氧化物半導體場效晶體管
[0017]1121源 / 漏極
[0018]113淺溝槽隔離結構
[0019]120第一介電層
[0020]121第二介電層
[0021]122堆疊層
[0022]123堆疊層
[0023]124間隔層
[0024]125溝槽
[0025]126柵極介電層
[0026]127堆疊層
[0027]128堆疊層
[0028]130金屬層
[0029]131金屬層的剩余部分
[0030]132鈍化層
[0031]133柵極金屬層
[0032]134鈍化層的剩余部分
[0033]140柵極結構
【具體實施方式】
[0034]為說明本發明的要義，請參閱圖1A至圖1Ε，其為本發明一具體實施例的一種制造半導體裝置100的方法的流程示意圖。
[0035]首先，如圖1A所7Κ,提供基板110,其上方形成第一介電層120。第一介電層120具有至少一溝槽125。在一些具體實施例中，基板110可為硅基板、II1-V族半導體基板、藍寶石(sapphire)基板、絕緣層上有娃(silicon on Insulator, SOI)基板、或其他各種上面提供有電子元件的基板。舉例而言，如圖1A所示，在本具體實施例中，基板110為一硅基板，其具有至少一 η通道金屬氧化物半導體場效晶體管(MOSFET) 111以及至少一 ρ通道金屬氧化物半導體場效晶體管112，每兩相鄰晶體管通過一個淺溝槽隔離(shallow trenchisolat1n, STI)結構113而隔開。在本具體實施例中，第一介電層120為氧化層或其他可由沉積方式形成的低介電常數(low-k)介電層。舉例而言，第一介電層120可為碳摻雜的氧化層。此外，溝槽125由間隔層(spacer) 124的側壁所定義。間隔層124可由，例如，氮化物所構成。在圖1A中，η通道金屬氧化物半導體場效晶體管111的源/漏極1111由摻雜五族元素，例如磷(P)，硅所構成，并且在源/漏極1111之間的通道中產生拉伸應力(tensile strain),來增加電子遷移率。相對地，ρ通道金屬氧化物半導體場效晶體管112的源/漏極1121由硅鍺(SiGe)所構成。因為硅鍺的晶格比硅晶格大，以硅鍺取代硅的源/漏極1121會壓縮通道，并且在源/漏極1121之間的通道中產生壓縮應力(compressivestrain)，來增加空穴遷移率。
[0036]此外，在一些具體實施例中，可進一步依序形成第二介電層121與堆疊層122與123，覆蓋第一溝槽125的底部、間隔層124的側壁以及第一介電層120的表面。其中，第二介電層121可為高介電常數介電層,例如,鉿基(hafnium-based)介電層,如氧化鉿(Hf02)、硅氧化鉿(HfS1)等。堆疊層122與123包括阻障層以及功函數金屬層。舉例來說，在η通道金屬氧化物半導體場效晶體管111的堆疊層122中，阻障層可包括氮化鈦(TiN)層以及氮化鉭(TaN)層，功函數金屬層可包括鈦鋁(TiAl)合金層。在ρ通道金屬氧化物半導體場效晶體管112的堆疊層123中，阻障層可包括氮化鈦(TiN)層以及氮化鉭(TaN)層，功函數金屬層可包括兩層結構，由上層的鈦鋁(TiAl)合金層以及下層