具有隔離電荷位置的存儲器元件以及制作其的方法
【技術領域】
[0001]本發明的實施例在半導體裝置和加工(processing)，以及特別地，具有隔離電荷位置(isolated charge site)的存儲器元件和制作具有隔離電荷位置的存儲器元件的方法的領域中。
【背景技術】
[0002]對于過去的幾十年，集成電路中特征的按比例縮小是不斷成長的半導體工業背后的推動力。按比例縮小到越來越小的特征能夠實現在半導體芯片的限制的實體(realestate)上的功能單元增加的密度。例如，縮小晶體管大小允許在芯片上結合增加數量的存儲器或者邏輯裝置，導致具有增加的容量的產品的制作。但是，對于不斷更高容量的推動不是沒有問題的。優化每個裝置性能的需要變得日益重要。此外，關于半導體管芯實體，空間限制的考慮還可以影響效率。
【附圖說明】
[0003]圖1依照現有技術示出具有電隔離電荷俘獲區域(electrically isolatedcharge-trapping locat1n)的常規存儲器元件的截面圖。
[0004]圖2依照本發明示出具有物理和電隔離電荷俘獲區域的存儲器元件的截面圖。
[0005]圖3A依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在編程模式(program mode)中操作的存儲器元件的截面圖。
[0006]圖3B依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在讀取模式(read mode)中操作的存儲器元件的截面圖。
[0007]圖3C依照本發明的一實施例示出具有物理和電隔離電荷俘獲區域的圖2的且在擦除模式(erase mode)中操作的存儲器元件的截面圖。
[0008]圖4A-4D依照本發明示出在制作具有物理和電隔離電荷俘獲區域的存儲器元件的方法中各個操作的截面圖。
[0009]圖5A_f5D依照本發明示出在制作具有物理和電隔離電荷俘獲區域的存儲器元件的另一種方法中各個操作的截面圖。
[0010]圖6依照本發明的一個實現示出計算裝置。
【具體實施方式】
[0011]描述了具有隔離電荷位置的存儲器元件和制作具有隔離電荷位置的存儲器元件的方法。為了提供對本發明實施例的透徹理解，在以下說明中，闡述了多個特定的細節，比如特定的集成和材料體系(regime)。對本領域的技術人員，本發明的實施例沒有這些特定細節而可以被實踐將是顯而易見的。在其它情況中，眾所周知的特征(比如集成電路設計布局)沒有被詳細地描述，以免不必要地使本發明的實施例模糊。此外，要理解，圖中示出的各個實施例是說明性的表示，而不必需按比例繪制。
[0012]本文描述的一個或更多實施例指向閃速存儲器元件中用于電荷存儲/俘獲的隔離結構。在一實施例中，本文描述的存儲器元件能夠作為用于芯片上系統(SoC)架構的嵌入式存儲器(例如，作為嵌入式閃速存儲器)而被實現。
[0013]—般地，在一實施例中，如本文描述的用于非易失性存儲器元件的隔離電荷俘獲/存儲位置能夠被用于加倍閃速存儲器元件的對應的位密度。另外，本文描述的方法能夠被實現來克服與常規連續電荷俘獲薄膜(例如，氮化物薄膜)相關的按比例縮小限制。與此類連續電荷俘獲層相關的按比例縮小限制可以由局域化的俘獲位置(其典型地已經通過非常短的距離分開)之間的串擾(crosstalk)和泄漏問題而產生。此外，本文描述的實施例能夠能夠實現與高_k和/或金屬-柵加工兼容的制作，連同對于所描述裝置的每一層/結構的材料選擇中的靈活性。
[0014]更特定地，本文描述的實施例指向不僅是電隔離的(例如，如在連續氮化物薄膜中)而且還是物理隔離的俘獲/存儲位置的制作。此類物理隔離可以能夠實現單個存儲器元件的兩個位之間串擾的消除或者至少減輕，這對于按比例縮小能夠是有利的。在一個實施例中，通過物理地分開電荷俘獲/存儲位置，每元件兩個位的閃速裝置能夠容易地與高-k和/或金屬-柵過程兼容地制作。
[0015]為提供背景，常規的裝置采用連續的氮化物薄膜用于連續的氮化物薄膜中的電荷俘獲。電荷俘獲是局域的，但是兩個俘獲位置不能夠處于緊密接近，而這能夠阻礙進一步的按比例縮小。相反，依照本發明的一實施例，本文描述的物理隔離電荷俘獲/存儲結構能夠與CMOS過程集成，而沒有另外的掩模。本文描述的方法可以進一步能夠實現隧穿、俘獲/存儲和柵材料中的廣泛選擇，其中所得裝置的每一品質因素(figure of merit)(例如，編程/擦除/讀取電壓、編程/擦除/讀取速度、保持(retent1n)、持久性)能夠被調整(tailor)。
[0016]如將在以下連同附圖而被詳細闡述和示出，本文描述的實施例能夠包括一個或更多特征:(1)俘獲/存儲位置的物理分開的使用，以用于增強的按比例縮小和性能；(2)對于電荷俘獲/存儲位置、隧道/柵氧化物和柵材料的材料選擇中的自由，以用于提高的性能(例如，功率、速度、保持和持久性)；(3)與高_k和金屬柵(HKMG)互補金屬氧化物半導體(CMOS)過程的自對準和兼容；以及(4)與多等級俘獲/存儲能力組合來工作。
[0017]用于比較的目的，圖1依照現有技術示出具有電隔離電荷俘獲區域的常規存儲器元件的截面圖。參考圖1，N型半導體氧化物氮化物氧化物半導體裝置100(S0N0S NR0M)包括如在襯底108里和上形成的柵堆疊(stack) 102、源區104和漏區106。源區104和漏區106是N型區，其可以相應地用作第一(BL1)和第二(BL2)位線。柵堆疊102包括隧道介電層110、電荷俘獲層112和柵介電層114。柵堆疊102還包括柵電極116，例如，對于裝置100能夠被用作字線(WL)的N型柵電極。電荷俘獲層112是非電導性的氮化物薄膜，其在電隔離區域120俘獲電荷。電荷俘獲層112是在電隔離區域120之間的連續材料。
[0018]對比圖1，圖2依照本發明示出具有物理和電隔離電荷俘獲區域的存儲器元件的截面圖。參考圖2，半導體裝置200包括如在襯底208里和上形成的柵堆疊202、源區204和漏區206。源區204和漏區206可以相應地用作第一(BL1)和第二(BL2)位線。柵堆疊202包括隧道介電層210、電荷俘獲層212(示出為212A和212B)和柵介電層214。物理隔離介電層218垂直地安置在隧道介電層210與柵介電層214之間。隔離介電層218水平地安置在電荷俘獲層212的區212A與212B之間。在實施例中，電荷俘獲層212是非電導性的介電薄膜，其在物理和電隔離區域220俘獲電荷。如此，電荷俘獲層212 (示出為212A和212B)在電隔離區域220之間不是的連續材料。依照本發明的一實施例，電隔離區域220是自對準的電荷位置，其提供物理隔離的結構以用于電荷俘獲和/或存儲。柵堆疊202還包括柵電極216，其對于裝置200能夠被用作字線(WL)。柵電極216電隔離于襯底208。
[0019]再次參考圖2，在一實施例中，裝置200能夠被視為或描述為S0N0S型存儲器裝置。按照常規，S0N0S代表“半導體氧化物氮化物氧化物半導體”，其中第一個“半導體”指柵層，第一個“氧化物”指柵介電層，“氮化物”指電荷俘獲介電層，第二個“氧化物”指隧道介電層以及第二個“半導體”指溝道區材料。但是，S0N0S型裝置不限于這些特定的材料(如以下所描述)。在一個實施例中，S0N0S裝置是N型S0N0S裝置(SONOS NR0M)。在另一個實施例中，S0N0S裝置是P型S0N0S裝置(SONOS PR0M)。在一實施例中，包括金屬柵電極的裝置可以被稱作M0N0S裝置。
[0020]再次參考圖2，在一實施例中，襯底208可以由適合半導體裝置制作的材料組成。在一個實施例中，襯底208是由材料的單晶組成的塊(bulk)襯底，所述材料可以包括，但不限于，硅、鍺、硅-鍺或者II1-V族化合物半導體材料。在另一個實施例中，襯底208包括具有頂部外延層的塊層(bulk layer)。在一特定的實施例中，所述塊層由材料的單晶組成，其可以包括，但不限于，硅、鍺、硅-鍺、II1-V族化合物半導體材料或者石英，同時頂部外延層由單晶層組成，其可以包括，但不限于，硅、鍺、硅-鍺或πι-v族化合物半導體材料。在另一個實施例中，襯底208包括中間絕緣體層上的頂部外延層，所述中間絕緣體層在更低的塊層之上。頂部外延層由單晶層組成，其可以包括，但不限于，硅(即，以形成絕緣體上硅(SOI)半導體襯底)、鍺、硅-鍺或II1-V族化合物半導體材料。絕緣體層由可以包括，但不限于，二氧化硅、氮化硅或硅氮氧化物的材料組成。更低的塊層由單晶組成，其可以包括，但不限于，硅、鍺、硅-鍺、II1-V族化合物半導體材料或石英。襯底208可以包括摻雜劑雜質原子。在特定的實施例中，襯底208的至少部分被