像數據，能把并行數據轉化為Channel Link串行數據，并輸出時鐘，發送給與所述輸出接口單元輸出端連接的顯示終端顯示。
[0060]進一步的，還包括電源管理單元；
[0061]所述電源管理單元分別與所述通信接口單元、存儲器單元、緩存單元、輸出接口單元和控制單元連接，用于對圖像數據模擬源供電。
[0062]進一步的，所述控制單元采用FPGA(Field-Programmable Gate Array，現場可編程門陣列)，用于實現所述圖像數據模擬源內芯片的驅動控制、數據的轉存、工作模式和工作流程的判斷控制。
[0063]進一步的，所述存儲器單元和緩存單元之間還包括數據拼接模塊，用于圖像數據的拼接和打包。
[0064]進一步的，所述緩存單元為SRAM (Static RAM，靜態隨機存儲器)芯片；
[0065]存儲器單元為FLASH存儲器單元；
[0066]所述控制單元采用FPGA模塊實現，實現FLASH存儲器、SRAM芯片的驅動控制、數據的轉存，實現工作模式和工作流程的判斷控制。
[0067]進一步的，所述控制單元包括:數據重寫通信接口模塊、乒乓緩存模塊、FLASH驅動模塊、模式選擇模塊、數據拼接模塊、SRAM驅動模塊、控制命令通信接口模塊和ChannelLink接口模塊；
[0068]所述數據重寫通信接口模塊的輸入端與USB轉串口橋接芯片連接，所述數據重寫通信接口模塊的輸出端與乒乓緩存模塊的輸入端連接；所述乒乓緩存模塊的輸出端與FLASH驅動模塊連接；所述FLASH驅動模塊與FLASH存儲器連接；所述FLASH驅動模塊的輸出端與數據拼接連接，所述數據拼接模塊的輸出端與SRAM驅動連接，所述SRAM驅動模塊與SRAM芯片連接；
[0069]所述模式選擇模塊的輸入端與跳線連接，所述模式選擇模塊的輸出端與FLASH驅動模塊的輸入端連接；
[0070]控制命令通信接口模塊與串行驅動/接收器連接；
[0071]Channel Link接口模塊與串行發送器連接。
[0072]進一步的，當控制指令通信接口接收到控制器發送的命令幀后，確認本機地址碼，計算校驗碼，如果地址碼及校驗碼正確則進行應答，應答完畢后處于接收狀態；如果地址碼或校驗碼不正確則不應答，也不執行任何操作。
[0073]進一步的，所述輸出接口單元能產生相應的幀同步和行同步使能信號。
[0074]實施例二:
[0075]本發明還公開了一種圖像數據模擬源的通信方法，該方法包括以下步驟:
[0076]S1:系統上電后，根據跳線狀態決定存儲器單元的工作模式并執行相應的工作流程;
[0077]系統上電之前，還包括:連接上位機、圖像模擬源和計算機。
[0078]S2:存儲器單元為讀的模式下，等待接收上位機發來的控制指令并執行相應的操作；
[0079]關閉圖像數據模擬源。
[0080]進一步的，步驟SI具體包括:
[0081]Sll:跳線狀態為寫模式，對存儲器單元進行解鎖、擦除操作；
[0082]解鎖、擦除完成后，給計算機發送完成信號，計算機通過串口發送圖像數據，并在控制單元的控制下將圖像數據寫入到存儲器單元中；
[0083]S12:跳線狀態為讀模式，則從存儲器單元中讀出圖像數據。
[0084]更進一步的，步驟S2具體包括:
[0085]S21:等待接收上位機發來的指令；
[0086]S22:收到開始拍照指令，將存儲在存儲器單元中的圖像數據讀出，經緩存單元緩存后，通過輸出接口單兀技規定速率傳給顯不終立而;
[0087]S23:收到停止拍照指令，將當前幀的圖像數據發送完畢后，停止讀出圖像數據，返回步驟S21 ；
[0088]S24:收到增益設置指令，則將圖像數據左移一位后輸出，再次收到增益設置指令后，回到初始狀態繼續輸出圖像；
[0089]S25:若收到控制單元復位指令，返回步驟S21。
[0090]采用本實施例二中的方法的執行設備可采用實施例一中的圖像數據模擬源，具體結構不再復述。
[0091]本發明提供的圖像數據模擬源，能夠替代真實相機用來進行圖像采集設備調試，具有以下特點:能模擬實際相機的工作模式和工作流程，產生圖像數據及幀同步、行同步等信號，能靈活改動圖像數據，并具有體積小、便于攜帶、簡單方便、工作性能穩定、可靠等優點。該圖像模擬源具有廣泛的應用前景，可以用于采用Channel Link總線接口的設備中，具有良好的硬件兼容性。
【主權項】
1.一種圖像數據模擬源，其特征在于，包括通信接口單元、存儲器單元、緩存單元、輸出接口單元和控制單元； 所述通信接口單元包括控制指令通信接口和數據重寫通信接口； 所述控制指令通信接口與上位機相連，用以接收上位機發送的命令和輔助數據，并回傳應答指令； 所述數據重寫通信接口，一端通過USB線接到計算機上，另一端則與控制單元相連，實現從計算機接收要寫入的圖像數據， 所述控制單元通過總線與所述存儲器單元連接，將圖像數據寫入存儲器單元中存儲； 所述緩存單元通過總線與所述控制單元連接，用以緩存圖像數據； 所述輸出接口單元的輸入端與所述控制單元的輸出端連接，按照數據收發協議，采用TIA/EIA-644標準的高速LVDS接口輸出圖像數據，把并行數據轉化為Channel Link串行數據，并輸出時鐘，發送給與所述輸出接口單元輸出端連接的顯示終端顯示。2.如權利要求1所述的圖像數據模擬源，其特征在于，還包括電源管理單元； 所述電源管理單元分別與所述通信接口單元、存儲器單元、緩存單元、輸出接口單元和控制單元連接，用于對圖像數據模擬源供電。3.如權利要求1所述的圖像數據模擬源，其特征在于，所述控制單元采用FPGA (Field-Programmable Gate Array，現場可編程門陣列)，用于實現所述圖像數據模擬源內芯片的驅動控制、數據的轉存、工作模式和工作流程的判斷控制。4.如權利要求1所述的圖像數據模擬源，其特征在于，所述存儲器單元和緩存單元之間還包括數據拼接模塊，用于圖像數據的拼接和打包。5.如權利要求1所述的圖像數據模擬源，其特征在于，所述緩存單元為SRAM(StaticRAM，靜態隨機存儲器)芯片； 存儲器單元為FLASH存儲器單元； 所述控制單元采用FPGA模塊實現，實現FLASH存儲器、SRAM芯片的驅動控制、數據的轉存，實現工作模式和工作流程的判斷控制。6.如權利要求1-5任意一項權利要求所述的圖像數據模擬源，其特征在于，所述控制單元包括:數據重寫通信接口模塊、乒乓緩存模塊、FLASH驅動模塊、模式選擇模塊、數據拼接模塊、SRAM驅動模塊、控制命令通信接口模塊和ChanneI Link接口模塊； 所述數據重寫通信接口模塊的輸入端與USB轉串口橋接芯片連接，所述數據重寫通信接口模塊的輸出端與乒乓緩存模塊的輸入端連接；所述乒乓緩存模塊的輸出端與FLASH驅動模塊連接；所述FLASH驅動模塊與FLASH存儲器連接；所述FLASH驅動模塊的輸出端與數據拼接連接，所述數據拼接模塊的輸出端與SRAM驅動連接，所述SRAM驅動模塊與SRAM芯片連接； 所述模式選擇模塊的輸入端與跳線連接，所述模式選擇模塊的輸出端與FLASH驅動模塊的輸入端連接； 控制命令通信接口模塊與串行驅動/接收器連接； Channel Link接口模塊與串行發送器連接。7.如權利要求1所述的圖像數據模擬源，其特征在于，當控制指令通信接口接收到控制器發送的命令幀后，確認本機地址碼，計算校驗碼，如果地址碼及校驗碼正確則進行應答，應答完畢后處于接收狀態；如果地址碼或校驗碼不正確則不應答，也不執行任何操作。8.一種圖像數據模擬源的通信方法，其特征在于，包括以下步驟:51:系統上電后，根據跳線狀態決定存儲器單元的工作模式并執行相應的工作流程；52:存儲器單元為讀的模式下，等待接收上位機發來的控制指令并執行相應的操作。9.如權利要求8所述的方法，其特征在于，步驟SI具體包括: 511:跳線狀態為寫模式，對存儲器單元進行解鎖、擦除操作； 解鎖、擦除完成后，給計算機發送完成信號，計算機通過串口發送圖像數據，并在控制單元的控制下將圖像數據寫入到存儲器單元中； 512:跳線狀態為讀模式，則從存儲器單元中讀出圖像數據。10.如權利要求8所述的方法，其特征在于，步驟S2具體包括: 521:等待接收上位機發來的指令； 522:收到開始拍照指令，將存儲在存儲器單元中的圖像數據讀出，經緩存單元緩存后，通過輸出接口單元按規定速率傳給顯示終端； 523:收到停止拍照指令，將當前幀的圖像數據發送完畢后，停止讀出圖像數據，返回步驟 S21 ； 524:收到增益設置指令，則將圖像數據左移一位后輸出，再次收到增益設置指令后，回到初始狀態繼續輸出圖像； 525:若收到控制單元復位指令，返回步驟S21。
【專利摘要】本發明公開一種圖像數據模擬源，包括通信接口單元、存儲器單元、緩存單元、輸出接口單元、控制單元和電源管理單元。本發明能模擬實際相機的工作模式和工作流程，產生模擬圖像數據及幀同步、行同步等使能信號，能隨意改動圖像數據，并具有體積小、便于攜帶、簡單方便、工作性能穩定、可靠等優點。該圖像模擬源具有廣泛的應用前景，可以用在任何帶有Channel？Link總線接口的設備中，具有良好的硬件兼容性。同時，本發明還公開了一種圖像數據模擬源的通信方法。
【IPC分類】H04N17/00
【公開號】CN105163108
【申請號】CN201510468718
【發明人】于祥鳳, 汲玉卓, 潘冬寧, 王新全
【申請人】青島市光電工程技術研究院
【公開日】2015年12月16日
【申請日】2015年8月3日