一種用于CMOS圖像傳感器的列級ADC電路的制作方法

本發明涉及一種用于CMOS圖像傳感器的ADC電路，特別是涉及一種用于CMOS圖像傳感器的列級ADC電路。

背景技術：

隨著CMOS集成工藝技術和圖像處理技術的不斷提高，CMOS圖像傳感器技術得到飛速發展。CMOS圖像傳感器因具有易集成、低功耗、低成本等突出的優點，大量應用于視覺圖像設備。ADC是CMOS圖像傳感器模擬信號和數字信號的轉換裝置，對圖像傳感器性能起著至關重要的作用。目前CMOS圖像傳感器中的ADC主要有三種類型，芯片級ADC、列級ADC、像素級ADC。

相比于芯片級ADC，列級ADC對轉換速度的要求相對較低，大大降低了ADC電路的功耗和設計難度；相比像素級ADC，ADC由像素內轉移到像素陣列外，大大提高了填充因子，從而提高了圖像傳感器的靈敏度，同時對ADC電路面積要求相對寬裕。因此，圖像傳感器中主要采用列級ADC設計。

工業設計中最常用的CMOS圖像傳感器列級ADC有逐次逼近ADC(SAR ADC)、循環ADC(Cyclic ADC)和單斜ADC(SS ADC)。一般地，N位逐次逼近型ADC和循環ADC需要N個時鐘周期，得到一個數字碼，相對于單斜ADC，轉換速度快，然而逐次逼近型ADC一般會包含一個完整的DAC，面積較大，不利于列級集成；循環ADC硅片面積小，轉換速率高，但其每一列都包含一個高速運算放大器，增加了芯片功耗，且信噪比(SNR)較低。單斜ADC的電路面積小、功耗低，但轉換時間長，每個N-bit的單斜ADC需要2N個時鐘周期(SAR和單斜ADC只需要N個時鐘周期)。

技術實現要素：

本發明旨在克服傳統技術的不足，提供一種芯片面積小、轉換速率高、功耗低的電流型逐次逼近ADC結構，本發明的ADC電路克服了傳統列級電壓型逐次逼近ADC的缺點，可滿足CMOS圖像傳感器應用要求。

本發明一種用于CMOS圖像傳感器的列級ADC電路，所述ADC電路包括：電壓-電流轉換電路I1、電流逼近電路I2、電流-電壓轉換電路I3、比較器I4和數字邏輯控制模塊I5；所述電壓-電流轉換電路I1、電流逼近電路I2、電流-電壓轉換電路I3、比較器I4和數字邏輯控制模塊I5依次電連接；所述電壓-電流轉換電路I1將采樣的像素電壓Vpixel線性轉換為對應的像素電流Ipixel，所述電流逼近電路I2在數字邏輯控制下，采用逐次逼近的方式抵消像素電流，所述電流-電壓轉換電路I3將抵消后所剩的電流Ileft線性轉換為電壓Vleft，所述比較器I4將Vleft與Vref進行比較，所述數字邏輯控制模塊I5根據比較結果控制抵消電流大小，最終在邏輯控制下，受控抵消的電流近似等于像素電流Ipixel，實現模擬信號-數字信號轉換；所述CMOS圖像傳感器列級ADC電路獨立包含上述所有電路單元，列級ADC電路之間除了時鐘和偏置電路共用之外，再無其他公共電路。

優選地，所述電壓-電流轉換電路I1用于將采樣保持器S/H采樣的像素電壓Vpixel線性轉換成對應的像素電流Ipixel，即Ipixel＝Vpixel/R。

優選地，所述電流逼近電路I2用于用已知的抵消電流逼近未知的像素電流；所述電流逼近電路I2采用數字邏輯電路控制的抵消電流Icancel與像素電流Ipixel相減，即抵消像素電流；當抵消電流Icancel小于像素電流Ipixel，則邏輯控制使Icancel增大，反之則減小Icancel，當抵消電流Icancel和像素Ipixel的差值達到預設值內時，近似認為Icancel＝Ipixel，即實現電流逼近；所述數字邏輯控制抵消電流Icancel即是一個電流DAC過程。

優選地，所述電流-電壓轉換電路I3用于將被抵消后的剩余像素電流Ileft，轉換為電壓Vleft，轉換關系為Vleft＝Ileft×R。

優選地，所述比較器I4用于將Vleft與預設參考電壓Vref比較。

優選地，所述數字邏輯控制模塊I5用于根據Vleft和Vref的比較結果，調整抵消電流Icancel的大小，最終完成所述電流逼近，并輸出像素電壓對應的數字碼。

本發明的技術特點及效果：本發明采用了逐次逼近型ADC的原理，將采樣的像素電壓轉換成電流信號，然后用電流逼近的方式實現A-D轉換。本發明繼承了傳統逐次逼近型ADC轉換速度快的優點，同時采用電流DAC的方式實現逐次逼近，與傳統逼近型ADC所采用的電壓DAC逼近方式相比，省去了電阻分壓網絡和電容，大大地降低了電路面積；另外本發明的ADC中不需要循環ADC中所要求的高速運算放大器，而且本發明所涉及的電流型DAC不需要運算放大器，功耗低，電路結構簡單。因而本發明的ADC電路可應用于CMOS圖像傳感器列級AD轉換。

附圖說明

圖1是本發明ADC的技術方案。

圖2是本發明ADC的具體實施例電路。

圖3是本發明ADC的受控電流源具體實施電路。

圖4是本發明ADC的工作時序圖。

圖5是本發明ADC的數字邏輯狀態轉換圖。

具體實施方式

本發明采用逐次逼近的設計思想，首先將模擬的像素電壓轉換為電流，然后在數字邏輯控制下調節抵消電流，采用逐步逼近的方式抵消像素電流，最終將像素電壓轉換得到的像素電流全部抵消，從而根據已知的抵消電流得到像素電壓對應的數字碼，實現模數轉換。

圖2是本發明ADC的具體實施例電路，如圖2所示，本發明的ADC包括電壓-電流轉換電路I1、電流逼近電路I2、電流-電壓轉換電路I3、比較器I4、數字邏輯控制模塊I5和一個電流-電壓轉換電阻R2。

所述電壓-電流轉換電路I1包括一個運算放大器、兩個PMOS管和一個電阻。所述運算放大器OPA的負極輸入接采樣的模擬電壓Vpixel，正極輸入接第一電阻R1的一端，運算放大器OPA的輸出接第一PMOS管M1的柵極；第一PMOS管M1和第二PMOS管M2連接成共源共柵結構的電流源，第二PMOS管的柵極接外部電路輸入的偏置電壓Vbp，共源共柵電流源的優點在于其電流大小取決于電流源管的柵極電壓，受MOS管溝道調制效應影響小，提供的電流穩定。所述電壓-電流轉換電路的工作原理是采用運算放大器虛短虛斷的原理，通過改變PMOS管M1的柵極電壓，調節像素電流Ipixel，使得運算放大器OPA的正極輸入等于負極輸入，即Ipixel×R＝Vpixel，設第一電阻R1的電阻值為R。

所述電流逼近電路I2包括四個PMOS管和一個受控電流模塊。其中第三PMOS管M3和第四PMOS管M4接成共源共柵電流源，作用是鏡像轉移像素電流Ipixel；第五PMOS管M5和第六PMOS管M6也接成一個共源共柵電流源，作用是提供補償電流Icmp，防止像素電流被抵消電流完全抵消后，電路中的一些電流源MOS管因漏極電壓過低而無法工作在飽和區。第五PMOS管M5的柵極接外部偏置電壓Vp，第六PMOS管M6的柵極接另一外部偏置電壓Vbp。所述的受控電流模塊包含n個電流源I0、I1、I2、……、In，和對應的n個受控開關D0、D1、D2、……、Dn(n與ADC的轉換位數對應)，工作原理是當受控開關信號為高電平時，對應的電流源接入電路，例如，若D0為高電平則電流源I0接入電路，D0為低電平則電流源I0從電路中斷開。所有接入電路的電流源的大小總和即為抵消電流Icancel。為實現快的轉換速率，所述電流源I0、I1、I2、……、In的電流大小呈梯度設計，I0為最小電流源，In為最大電流源，假設電流源I0的電流值為I0，則電流源I1的電流值設為21×I0，電流源I2的電流值設為22×I0，以此類推，電流源In的電流值設為2n×I0。圖3所示是一個8位ADC的受控電流模塊具體實施電路。如圖3所示，所述受控電流模塊包含16個NMOS管，其中八個NMOS管MN1-MN8作用電流源，柵極均接外部偏置電壓Vp，根據MOS管的電流模型，按比例設計NMOS管的寬長比來實現不同電流源之間的電流梯度；所述的另外八個NMOS管MN9-MN16用作電流源的開關管，分別由D0-D7控制。

所述電流-電壓轉換電路I3包括一個第二電阻R2。所述第二電阻R2的作用是將被Icancel抵消后的剩余電流Ileft轉換為電壓Vleft，為了與前面電壓-電流轉換電路I1模塊保持一致，此處R2的電阻值同樣設為R，即有Vleft＝Ileft×R＝(Ipixel+Icmp-Icancel)×R。

所述的比較器I4用于比較Vleft與預設電壓Vref的大小，若Vleft＞Vref，比較器COMP輸出高電平，表明抵消電流Icancel＜像素電流Ipixel，反之若Vleft＜Vref，比較器COMP輸出低電平，表明抵消電流Icancel＞像素電流Ipixel。為了實現上述目的，需根據ADC轉換精度設定Vref的電壓值。假設CMOS圖像傳感器所要求的列級ADC的輸入信號動態范圍是0-Vm，轉換位數為8位，則轉換精度delta(分辨率)表示為delta＝Vm/28，設定Vref＝Icmp×R-0.5×delta。

所述數字邏輯控制模塊I5，用于根據比較器COMP的比較結果，調整抵消電流Icancel的大小，最終實現電流逼近，輸出像素電壓對應的數字碼。數字邏輯控制的狀態轉換如圖5所示，S0是ADC轉換的狀態初始狀態，采樣保持電路采樣像素電壓，此時抵消電流控制開關的狀態是D7為1，D6-D0均為0；S1狀態：數字邏輯根據比較器COMP的輸出結果判斷抵消電流與像素電流的大小關系，從而決定D7是置0還是置1，判斷方法是，若比較器COMP輸出為低電平則表明抵消電流Icancel大于像素電流Ipixel，將D7置0，反之則D7繼續保持為1，完成D7判斷后，需要將D6置1，D5-D0仍保持為0，然后轉換到S2狀態；同理類推，直到完成該像素電壓的模數轉換，然后將對應的數字碼存儲起來，然后數字邏輯轉換到S0狀態，采樣下一個像素電壓，進行AD轉換，最后ADC完成對應列所有像素電壓的模數轉換。圖4所示是本發明ADC的工作時序圖，其中clk1是采樣保持電路的控制時鐘，clk2是數字邏輯電路的控制時鐘。

本發明不限于這里所述的特定實施例，對本工程領域的技術人員來說能夠基于本發明思想進行各種明顯的變化、重新調整和替代而不會脫離本發明的保護范圍。因此，以上實施例只是對本發明進行了較為詳細的說明，但是本發明不僅僅限于以上實施例，在不脫離本發明構思的情況下，還可以包括更多其他等效實施例。