偏置靜電放電電路及降低靜電放電電路的電容的方法
【技術領域】
[0001 ] 本申請涉及靜電放電(ESD)保護，并且更具體地講，涉及偏置靜電放電(ESD)電路及降低靜電放電電路的電容的方法。
【背景技術】
[0002]靜電放電(ESD)是電荷在物體之間的突發流動。在某些例子中，ESD電流可大到足以損壞電子器件。為了保護電子器件免受ESD事件影響，已設計了各種ESD保護電路以將ESD電流分流到地面。
【發明內容】
[0003]本申請文檔除了別的以外討論了偏置靜電放電(ESD)電路及其方法，所述偏置靜電放電電路被配置為降低ESD結構的電容，而其他ESD結構參數很少乃至沒有變化。ESD器件的本體端子可被負偏置以降低ESD器件的漏極端子到源極端子的電容。電荷栗可被配置為提供對ESD器件的本體端子的負偏壓。在某些例子中，ESD器件的柵極端子可耦合到ESD器件的源極端子，諸如通過電阻器來耦合，并且源極端子可耦合到地面。
[0004]本申請公開了一種偏置靜電放電(ESD)電路，該電路包括:ESD器件，所述ESD器件包括柵極端子、源極端子、漏極端子和本體端子，其中所述ESD器件被配置為提供所述漏極端子與所述源極端子之間的ESD放電路徑，其中所述ESD器件的所述本體端子被配置為接收負偏壓以降低所述ESD器件的所述漏極端子到源極端子的電容。
[0005]本申請還公開了一種降低靜電放電(ESD)電路的電容的方法，該方法包括:提供ESD器件的漏極端子與源極端子之間的ESD放電路徑；以及提供對所述ESD器件的本體端子的負偏壓以降低所述ESD器件的所述漏極端子到源極端子的電容。
[0006]本
【發明內容】
旨在提供對本專利申請主題的概述。并非旨在提供本發明的排他性或窮舉性說明。詳細描述包括在內以提供關于本專利申請的更多信息。
【附圖說明】
[0007]在未必按比例繪制的附圖中，類似的數字在不同的視圖中可表示類似的部件。具有不同字母后綴的類似數字可以表示類似部件的不同示例。附圖通過示例而非限制的方式概括地示例了本申請文檔中討論的各個實施例。
[0008]圖1-圖3總體示出了示例性偏置靜電放電(ESD)電路。
[0009]圖4總體示出了 ESD電路電容(F)上負偏壓(Vcp)的示例性模擬輸出。
【具體實施方式】
[0010]本發明人除了別的以外還已認識到，可將偏置電壓施加到靜電放電(ESD)結構，諸如施加到ESD結構中的阱區或柵極，以降低ESD結構的電容，而其他ESD結構參數很少乃至沒有變化。
[0011]圖1-圖3總體示出了示例性偏置靜電放電(ESD)電路，其被配置為通過ESD器件I諸如η型金屬氧化物半導體(NMOS)晶體管提供通往地面的ESD路徑，所述電路具有柵極端子2、漏極端子3、源極端子4和本體端子5 (例如，p-epi/p本體端子)。圖1-圖3的偏置ESD電路使用施加(例如，外加)到ESD器件的本體端子(例如，p-epi/p本體)的負電壓來降低ESD器件的源極/漏極電容(例如，η+源極/漏極與本體之間的電容)，從而將阱區反向偏置到ESD器件的漏極電容，并且降低受保護的網絡(PAD)上的電容負載，而不降低下面ESD結構的箝位性質。
[0012]圖1總體示出了示例性偏置ESD電路100，其包括ESD器件1、受保護的網絡(PAD)6、接地連接7、負偏壓8和電阻器9。ESD器件I可包括隔離η型金屬氧化物半導體(NMOS)晶體管。在其他例子中，可使用一個或多個其他ESD器件。
[0013]柵極端子2通過電阻器9耦合到源極端子4。在某些例子中，通過電阻器9將柵極端子2耦合到地面7會使ESD器件I保持在關閉狀態，而不論負偏壓8的值如何。漏極端子3耦合到PAD 6，并且被配置為接收ESD事件。源極端子4耦合到地面7。ESD器件I被配置成為ESD事件在漏極端子3與源極端子4之間提供ESD放電路徑。
[0014]本體端子5被配置為接收負偏壓8以降低ESD器件I的漏極端子3到源極端子4的電容。在一個例子中，偏置ESD電路100可包括電荷栗，其被配置為提供對本體端子5的負偏壓8。在一個例子中，負偏壓8可比ESD器件I的源極端子4的值更負。在某些例子中，源極端子4耦合到地面。因此，負偏壓8可為低于地面的電壓。在其他例子中，負偏壓8可比耦合到漏極端子3的PAD 6上的最低電壓更負。
[0015]圖2總體示出了示例性偏置ESD電路200，其包括ESD器件1、受保護的網絡(PAD)6、接地連接7、負偏壓8以及第一電阻器9、第二電阻器10和第三電阻器11。偏置ESD電路200可降低在PAD 6處存在大瞬變的情況下來自漏極與柵極之間的電荷耦合的漏電流。
[0016]第一電阻器9、第二電阻器10和第三電阻器11可包括串聯耦合的三端子電阻器(例如，用作電阻器的三端子半導體晶體管)。在一個例子中，第一電阻器9、第二電阻器10和第三電阻器11的柵極可耦合到地面7，并且ESD器件I的柵極端子2可通過第一電阻器
9、第二電阻器10和第三電阻器11耦合到地面2。
[0017]漏極端子3耦合到PAD 6，并且被配置為接收ESD事件。源極端子4耦合到地面
7。因此，源極端子4通過第一電阻器9、第二電阻器10和第三電阻器11耦合到柵極端子2。ESD器件I被配置成為ESD事件在漏極端子3與源極端子4之間提供ESD放電路徑。本體端子5被配置為接收負偏壓8以降低ESD器件I的漏極端子3到源極端子4的電容。
[0018]圖3總體示出了示例性偏置ESD電路300，其包括ESD器件1、受保護的網絡(PAD)6、接地連接7、負偏壓8以及第一電阻器9、第二電阻器10和第三電阻器11。
[0019]第一電阻器9、第二電阻器10和第三電阻器11可包括串聯耦合的三端子電阻器(例如，用作電阻器的三端子半導體晶體管)。在一個例子中，第一電阻器9、第二電阻器10和第三電阻器11的柵極可耦合到地面7。
[0020]ESD器件I的柵極端子2通過第一電阻器9、第二電阻器10和第三電阻器11耦合到負偏壓8。漏極端子3耦合到PAD 6，并且被配置為接收ESD事件。源極端子4耦合到地面7。ESD器件I被配置成為ESD事件在漏極端子3與源極端子4之間提供ESD放電路徑。本體端子5耦合到負偏壓8，并且通過第一電阻器9、第二電阻器10和第三電阻器11耦合到柵極端子2。
[0021]圖4總體示出了 ESD電路電容(F)上負偏壓(Vcp)的示例性模擬輸出400。現有ESD電路被偏置在0V，具有耦合到ESD器件的源極端子的本體端子。該示例性模擬輸出400示出了三個數據點:第一數據點處于0.0V偏壓，其ESD電路電容為164.56716毫微微法拉；第二數據點處于-2.0V偏壓，其ESD電路電容為125.8318毫微微法拉；以及第三數據點處于-3.0V偏壓，其ESD電路電容為116.25741毫微微法拉。
[0022]附加注釋和實例
[0023]在實例I中，一種偏置靜電放電(ESD)電路包括具有柵極端子、源極端子、漏極端子和本體端子的ESD器件，其中ESD器件被配置為提供漏極端子與源極端子之間的ESD放電路徑，并且其中ESD器件的本體端子被配置為接收負偏壓以降低ESD器件的漏極端子到源極端子的電容。
[0024]在實例2中，實例I的ESD器件的源極端子任選地耦合到地面。
[0025]在實例3中，實例1-實例2中的任何一項或多項任選地包括耦合到ESD器件的本體端子的電荷栗，其中電荷栗任選地被配置為提供對本體端子的負偏壓。
[0026]在實例4中，實例1-實例3中的任何一項或多項的負偏壓任選地比ESD器件的源極端子的值更負。
[0027]在實例5中，實例1-實例4中的任何一項或多項任選地包括耦合在ESD器件的柵極端子與源極端子之間的電阻器。
[0028]在實例6中，實例1-實例5中的任何一項或多項任選地包括耦合在ESD器件的柵極端子與本體端子之間的電阻器。
[0029]在實例7中，實例1-實例6中的任何一項或多項的ESD器件任選地包括η型金屬氧化物半導體(NMOS)晶體管。
[0030]在實例8中，實例1-實例7中的任何一項或多項的NMOS晶體管的漏極端子任選地被配置為接收ESD事件并且通過NMOS晶體管的源極端子將ESD事件釋放到地面。
[0031]在實例9中，偏置靜電放電(ESD)系統包括具有柵極端子、源極端子、漏極端子和本體端子的ESD器件，其中ESD器件被配置為提供漏極端子與源極端子之間的ESD放電路徑。ESD系統包括被配置為提供對ESD器件的本體端子的負偏壓的電荷栗，其中ESD器件的柵極端子耦合到ESD器件的源極端子。
[0032]在實例10中，實例1-實例9中的任何一項或多項的ESD器件的源極端子任選地耦合到地面。
[0033]在實例11中，實例1-實例10中的