對輸入信號進行采樣的采樣電路及其控制方法
【技術領域】
[0001]本發明實施例涉及信號采樣技術領域，具體而言，涉及一種對輸入信號進行采樣的采樣電路及其控制方法，其能夠減少信道之間的失配源(mismatch sources) ο
【背景技術】
[0002]傳統上使用時間交錯式架構實現高速及高分辨率的模數轉換器(analog-to-digital converter ;ADC，下文以ADC表示模數轉換器)。然而，偏移誤差、增益誤差及定時偏斜(timing skew)可降低時間交錯式ADC的性能。與偏移誤差及增益誤差相比，減少定時偏斜更為困難。盡管將輸入信號傳輸到每一個信號路徑(通道)所需的時間是相同的，但各信號路徑之間的設備會由于過程限制而導致失配，其中失配設備即為失配源。
[0003]當前，減少定時偏斜的傳統方法是使用主時鐘采樣技術，但在主時鐘采樣的控制邏輯中仍會出現設備失配。
【發明內容】
[0004]鑒于此，本發明實施例提供一種對輸入信號進行采樣的采樣電路及其控制方法，能夠減少各信號路徑之間的失配源，減少由失配源導致的定時偏斜。
[0005]本發明一實施例提供一種對輸入信號進行采樣的采樣電路，包括信號產生電路、采樣開關及控制電路，信號產生電路用于產生第一控制信號，采樣開關具有控制節點，并用于根據控制節點的信號電平確定輸入信號的采樣時間，控制電路用于控制控制節點的信號電平，其中當控制節點的信號電平對應于第一電平時，且在改變第一控制信號的信號電平以將控制節點的信號電平調節到第二電平之前，控制電路將第一控制信號耦接到控制節點。
[0006]本發明另一實施例提供一種采樣電路的控制方法，該采樣電路包括具有控制節點的采樣開關，采樣開關根據控制節點的信號電平確定輸入信號的采樣時間，該方法包括:產生第一控制信號；當控制節點的信號電平對應于第一電平時，且在改變第一控制信號的信號電平以將控制節點的信號電平調節到第二電平之前，將第一控制信號耦接到控制節點。
[0007]本發明又一實施例提供一種對輸入信號進行采樣的采樣電路，包括信號產生電路、多個采樣開關及控制電路，信號產生電路用于產生第一控制信號，每個采樣開關均具有控制節點，并用于根據控制節點處的信號電平確定輸入信號的采樣時間，控制電路用于控制每個采樣開關的控制節點的信號電平，其中當控制節點的信號電平對應于第一電平時，且在改變第一控制信號的信號電平以將控制節點的信號電平調節到第二電平之前，控制電路將第一控制信號耦接到控制節點，其中控制電路將第一控制信號交替地耦接到各采樣開關的控制節點。
[0008]本發明實施例的采樣電路及其控制方法，使得各信號路徑之間的失配源可僅為采樣開關，因此可減少失配源，并減少由失配源導致的定時偏斜。并且，通過增大采樣開關的設備尺寸(例如，增大采樣晶體管的門極寬度及/或門極長度)可進一步減少失配源。另夕卜，采樣電路由于可使用一個或多個底板采樣及保存緩沖電路，因此還可以被融合在乘法數模轉換器(multiplying digital-to-analog converter, MADC)中。
【附圖說明】
[0009]圖1是本發明一實施例的采樣電路的等效示意圖；
[0010]圖2是圖1所不的控制電路一實施例的等效不意圖；
[0011]圖3是圖1所不的控制電路另一實施例的等效不意圖；
[0012]圖4是本發明另一實施例的采樣電路的等效示意圖；
[0013]圖5是圖4所不一米樣開關的控制電路一實施例的等效不意圖；
[0014]圖6是圖5所示采樣開關的控制電路中多個信號的時序圖；
[0015]圖7是圖4所示一采樣開關的控制電路另一實施例的等效示意圖。
【具體實施方式】
[0016]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，本發明以下所描述的實施例僅僅是本發明的一部分實施例，而不是全部的實施例。基于本發明中描述的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其它實施例，都屬于本發明所保護的范圍。
[0017]為減少由時間交錯式采樣及保持電路中各信號路徑之間的失配源引起的定時偏斜，本發明實施例的采樣方案利用單一控制信號(例如，主時鐘信號)控制各信號路徑中的采樣開關，從而執行采樣操作。由于該采樣方案可控制采樣開關的控制邏輯的時序，因此各信號路徑中采樣開關的控制電路之間的設備失配不會導致定時偏斜。
[0018]圖1是本發明一實施例的采樣電路的等效示意圖。在本實施例中，采樣電路100可被視為時間交錯式ADC中的采樣電路，該采樣電路100使用底板(bottom plate)采樣對各信號路徑(或通道)中的信號輸入(包括輸入信號Vip及輸入信號Vin)進行采樣。如圖1所示，采樣電路100包括多個輸入開關SWp及SWn、多個電容器4及Cn、采樣開關Mss、多個晶體管開關Msp及Msn、信號產生電路110以及控制電路120。
[0019]在跟蹤/采樣模式中，輸入開關SWp將輸入信號V IP耦接到電容器C P的端子T P2，采樣開關Mss及晶體管開關M…及M SN接通并對輸入信號V ^進行采樣，其中輸入信號V IP的采樣時間主要取決于采樣開關Mss的開關狀態。在保持模式中，電容器C P的端子T Ρ2.接到接地電平(圖1中未示出)而非耦接到輸入信號Vip，采樣開關Mss及晶體管開關Msp及Msn斷開。類似地，輸入開關SWn可將輸入信號V ^選擇性地耦接到電容器C Ν的端子T Ν2，且輸入信號Vin的采樣時間主要取決于采樣開關Mss的開關狀態。鑒于所屬領域的技術人員應理解采樣及保持操作，故為簡潔起見，此處不再予以贅述。
[0020]在本實施例中，輸入開關SWp可為自舉開關(bootstrap switch)，包括電平移位電路(level shift circuit)Vdp及晶體管|/^，輸入開關5胃(^亦可為自舉開關，包括電平移位電路Vdn及晶體管M INo
[0021]再次參閱圖1所示，采樣開關Mss具有控制節點Ncts、連接節點Nesi及連接節點Ncs2，其中連接節點Ncsi親接到電容器C P的端子T P1，連接節點Ncs2親接到電容器C N的端子T N1，且采樣開關Mss可根據控制節點N⑽處的信號電平來確定對輸入信號的采樣時間。
[0022]晶體管開關Msp具有控制節點N ετΡ、連接節點隊?及連接節點N eP2，其中控制節點Nctp親接到采樣開關M ss的控制節點N CTS,連接節點Nepl親接到預定電壓V eM(例如共模電壓(common mode voltage))，連接節點Nep2親接到采樣電路M ss的連接節點N CS1。晶體管開關Msn具有控制節點N CTN、連接節點NeN1及連接節點N εΝ2，其中控制節點Nctn耦接到采樣開關M ss的控制節點Ncts，連接節點NeN1^接到采樣開關M ss的控制節點N CS2,連接節點NeN2^接到預定電壓VCM。
[0023]信號產生電路110用于對控制電路120產生控制信號CKM(例如，主時鐘信號)，且控制電路120可根據控制信號CKm調節采樣開關Mss的控制節點Ncts的信號電平，從而控制采樣開關Mss的開關狀態。例如，當控制節點Ncts的信號電平對應于第一電平(例如低電平)時，采樣開關Mss接通，當控制節點Ncts的信號電平對應于與所述第一電平不同的第二電平(例如高電平)時，采樣開關Mss斷開。
[0024]為減小由于各信號路徑之間的設備失配造成的定時偏斜，當欲將控制節點Ncts的信號電平從第一電平調節到第二電平(即，切換采樣開關Mss的開關狀態)時，控制電路120可在控制信號CKm的信號電平變化到預定電平以調節控制節點Ncts的信號電平之前，將控制信號CKm親接到控制節點N CTS。換言之，在控制信號CKm親接到控制節點N CTS之后，控制信號CKm的信號電平變化到預定電平以將