阻Rl的一端接QN，第一電阻Rl另一端接電源，第二電阻R2的一端接Q，第二電阻R2另一端接電源。
[0019]該D觸發器的采樣與保持功能由時鐘信號CLK和控制開關S共同作用:當時鐘信號CLK與控制開關S的異或(XOR)結果為高電平時，D觸發器為保持(Hold，H)功能；當時鐘信號CLK與控制開關S都為高電平或者低電平時，D觸發器為采樣(Sample，S)功能；在圖1(b)中給出了該D觸發器結構工作的詳細真值表。D觸發器采用源耦合邏輯的結構形式，能夠工作在較高的時鐘頻率下，且具有較寬的工作頻率范圍。
[0020]如圖2所示為本發明所提出的一種具有50%占空比的高速寬分頻范圍的五分頻電路，通過將新型D觸發器進行有序級聯而構成的五分頻電路，包括5級D觸發器和電平轉換電路；將五個D觸發器分別稱為第一級D觸發器DFFl、第二級D觸發器DFF2、第三級D觸發器DFF3、第四級D觸發器DFF4和第五級D觸發器DFF5，具體連接電路為:第一級D觸發器DFFl的輸入端D和控制開關S連接第五級D觸發器DFF5的輸出端QN，第一級D觸發器DFFl的輸入端DN和控制開關SN連接第五級D觸發器DFF5的輸出端Q ;第二級D觸發器DFF2的輸入端D和控制開關SN連接第一級D觸發器DFFl的輸出端Q，第二級D觸發器DFF2的輸入端DN和控制開關S連接第一級D觸發器DFFl的輸出端QN ;第三級D觸發器DFF3的輸入端D和控制開關S連接第二級D觸發器DFF2的輸出端Q，第三級D觸發器DFF3的輸入端DN和控制開關SN連接第二級D觸發器DFF2的輸出端QN ;第四級D觸發器DFF4的輸入端D和控制開關SN連接第三級D觸發器DFF3的輸出端Q，第四級D觸發器DFF4的輸入端DN和控制開關S連接第三級D觸發器DFF3的輸出端QN ;第五級D觸發器DFF5的輸入端D和控制開關S連接第四級D觸發器DFF4的輸出端Q，第五級D觸發器DFF5的輸入端DN和控制開關SN連接第四級D觸發器DFF4的輸出端QN ;第五級D觸發器的輸出端Q和QN連接電平轉換電路，得到最終的分頻輸出Fdiv_5。通過對各級D觸發器之間控制開關S的有序選擇，控制D觸發器在時鐘信號下采樣與保持的時序關系，最后實現50%占空比的分頻輸出。
[0021]圖3所示為本發明中五分頻電路的工作時序圖，其中每一級D觸發器的輸出由CLK與控制開關S共同決定，每個D觸發器的輸出在每兩個半的時鐘周期中其工作時序為“采樣、保持、采樣、保持、保持(SHSHH) ”的形式，并且每個D觸發器的輸出在CLK與S的控制下每兩個半的時鐘周期后完成電平翻轉，從而實現50%占空比的分頻輸出。
[0022]本發明提出的一種具有50%占空比的高速寬分頻范圍的五分頻電路，可以通過現有的CMOS工藝實現。具體的，圖4是本發明的五分頻電路采用0.18 μπι CMOS工藝實現，在輸入時鐘頻率范圍為500MHz到2GHz之間的分頻情況，其中Fin表示輸入頻率，YO表示五分頻輸出頻率。從圖4中可以看到，本發明所提出的結構能夠工作在較高的輸入時鐘頻率下，且具有較寬的分頻范圍。圖5(a)?(c)是本發明的五分頻電路分別在500MHz、lGHz與2GHz的輸入時鐘下瞬態仿真的時域波形，其中time表示時間，Fin表示輸入頻率，Fout_buffer表示五分頻輸出波形。從圖中可以看到，分頻輸出具有50%的占空比。
[0023]以上所述僅是本發明的優選實施方式，應當指出:對于本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護范圍。
【主權項】
1.一種新型電流切換式的D觸發器，其特征在于:第一 NMOS晶體管Ml的源極接地，第一 NMOS晶體管Ml的柵極接偏置電壓VB，第一 NMOS晶體管Ml的漏極連接第二 NMOS晶體管M2的源極和第三NMOS晶體管M3的源極，第二 NMOS晶體管M2的柵極接時鐘控制信號CLK,第三NMOS晶體管M3的柵極接時鐘控制信號CLKN，第二 NMOS晶體管M2的漏極連接第四NMOS晶體管M4的源極和第五NMOS晶體管M5的源極，第三NMOS晶體管M3的漏極連接第六NMOS晶體管M6的源極和第七NMOS晶體管M7的源極，第四NMOS晶體管M4的柵極和第七NMOS晶體管M7的柵極接控制開關S，第五NMOS晶體管M5的柵極和第六NMOS晶體管M6的柵極接控制開關SN，第四NMOS晶體管M4的漏極和第六NMOS晶體管M6的漏極連接第八NMOS晶體管M8的源極和第九NMOS晶體管M9的源極，第五NMOS晶體管M5的漏極和第七NMOS晶體管M7的漏極連接第十NMOS晶體管MlO的源極和第i^一 NMOS晶體管Mll的源極，第八NMOS晶體管M8的柵極連接輸入數據D，第九NMOS晶體管M9的柵極連接輸入數據DN,第八NMOS晶體管M8的漏極、第十NMOS晶體管MlO的漏極以及第i^一 NMOS晶體管Mll的柵極連接輸出端QN，第九NMOS晶體管M8的漏極、第^^一 NMOS晶體管Mll的漏極以及第十NMOS晶體管MlO的柵極連接輸出端Q，第一電阻Rl的一端接QN，第一電阻Rl另一端接電源，第二電阻R2的一端接Q，第二電阻R2另一端接電源； 該D觸發器的采樣與保持功能由時鐘信號CLK和控制開關S共同作用:當時鐘信號CLK與控制開關S的異或結果為高電平時，D觸發器為保持功能；當時鐘信號CLK與控制開關S都為高電平或者低電平時，D觸發器為采樣功能。
2.一種五分頻電路，其特征在于:采用五個權利要求1所述的新型電流切換式的D觸發器級聯的方式構成，將五個D觸發器分別稱為第一級D觸發器DFF1、第二級D觸發器DFF2、第三級D觸發器DFF3、第四級D觸發器DFF4和第五級D觸發器DFF5，具體連接電路為:第一級D觸發器DFFl的輸入端D和控制開關S連接第五級D觸發器DFF5的輸出端QN，第一級D觸發器DFFl的輸入端DN和控制開關SN連接第五級D觸發器DFF5的輸出端Q ;第二級D觸發器DFF2的輸入端D和控制開關SN連接第一級D觸發器DFFl的輸出端Q，第二級D觸發器DFF2的輸入端DN和控制開關S連接第一級D觸發器DFFl的輸出端QN ;第三級D觸發器DFF3的輸入端D和控制開關S連接第二級D觸發器DFF2的輸出端Q，第三級D觸發器DFF3的輸入端DN和控制開關SN連接第二級D觸發器DFF2的輸出端QN ;第四級D觸發器DFF4的輸入端D和控制開關SN連接第三級D觸發器DFF3的輸出端Q，第四級D觸發器DFF4的輸入端DN和控制開關S連接第三級D觸發器DFF3的輸出端QN ;第五級D觸發器DFF5的輸入端D和控制開關S連接第四級D觸發器DFF4的輸出端Q，第五級D觸發器DFF5的輸入端DN和控制開關SN連接第四級D觸發器DFF4的輸出端QN ;第五級D觸發器的輸出端Q和QN連接電平轉換電路，得到最終的分頻輸出Fdiv_5。
【專利摘要】本發明公開了一種新型電流切換式的D觸發器及五分頻電路，本發明提供的新型電流切換式的D觸發器在數據輸入信號D與時鐘信號CLK之間加入了一級電流切換控制開關S，與時鐘信號CLK一同選擇D觸發器的采樣或保持功能；本發明提供的五分頻電路由五個D觸發器級聯構成，其中控制開關S正確地連接前級D觸發器的正向或者反向輸出，從而有序控制各級D觸發器的切換模式，最后通過電平轉換電路將CML電平轉換為CMOS電平，得到最終的分頻輸出。本發明電路結構簡單，輸出分頻信號抖動小，具有較寬的分頻范圍和50％的輸出占空比。
【IPC分類】H03K3-356, H03K23-70
【公開號】CN104660222
【申請號】CN201510100786
【發明人】吳建輝, 張文通, 程超, 陳超, 黃成 , 李紅
【申請人】東南大學
【公開日】2015年5月27日
【申請日】2015年3月6日