一種新型電流切換式的d觸發器及五分頻電路的制作方法
【技術領域】
[0001]本發明涉及一種新型電流切換式的D觸發器及由該D觸發器級聯構成的具有50%占空比的高速寬分頻范圍的五分頻電路，屬于集成電路技術。
【背景技術】
[0002]采用D觸發器實現的分頻器，倘若分頻比為偶數，那么自然可以得到50%占空比的分頻輸出，但如果是奇數分頻，此時的分頻輸出并不是50%占空比。對于一個三分頻的電路，它的占空比會是33 %或者67 %，對于一個五分頻電路，它的占空比會是40 %或者60 %。在直接變頻無線收發機中，采用相位相消的方法來消除鏡像頻率，若本振信號(LO)不是50%占空比，會顯著降低收發機系統的鏡像抑制性能，而且非50%占空比的本振信號更容易饋通到射頻前端，影響LO-RF的隔離度。此外，對應用于模數轉換器中的時鐘，其占空比也有著嚴格的要求。因此，在能實現奇數分頻的情況下，獲得具有50%占空比的輸出分頻信號具有重要意義。
【發明內容】
[0003]發明目的:為了克服現有技術中存在的不足，本發明提供一種新型電流切換式的D觸發器及一種具有50%占空比的高速寬分頻范圍的五分頻電路，解決現有的奇數分頻電路中非50%占空比，傳統D觸發器工作頻率低且分頻范圍窄的問題。
[0004]技術方案:為實現上述目的，本發明采用的技術方案為:
[0005]一種新型電流切換式的D觸發器，第一 NMOS晶體管Ml的源極接地，第一 NMOS晶體管Ml的柵極接偏置電壓VB，第一 NMOS晶體管Ml的漏極連接第二 NMOS晶體管M2的源極和第三NMOS晶體管M3的源極，第二 NMOS晶體管M2的柵極接時鐘控制信號CLK，第三NMOS晶體管M3的柵極接時鐘控制信號CLKN，第二 NMOS晶體管M2的漏極連接第四NMOS晶體管M4的源極和第五NMOS晶體管M5的源極，第三NMOS晶體管M3的漏極連接第六NMOS晶體管M6的源極和第七NMOS晶體管M7的源極，第四NMOS晶體管M4的柵極和第七NMOS晶體管M7的柵極接控制開關S，第五NMOS晶體管M5的柵極和第六NMOS晶體管M6的柵極接控制開關SN，第四NMOS晶體管M4的漏極和第六NMOS晶體管M6的漏極連接第八NMOS晶體管M8的源極和第九NMOS晶體管M9的源極，第五NMOS晶體管M5的漏極和第七NMOS晶體管M7的漏極連接第十NMOS晶體管MlO的源極和第i^一 NMOS晶體管Mll的源極，第八NMOS晶體管M8的柵極連接輸入數據D，第九NMOS晶體管M9的柵極連接輸入數據DN，第八NMOS晶體管M8的漏極、第十NMOS晶體管MlO的漏極以及第i^一 NMOS晶體管Mll的柵極連接輸出端QN,第九NMOS晶體管M8的漏極、第^^一 NMOS晶體管Mll的漏極以及第十NMOS晶體管MlO的柵極連接輸出端Q，第一電阻Rl的一端接QN，第一電阻Rl另一端接電源，第二電阻R2的一端接Q，第二電阻R2另一端接電源；
[0006]該D觸發器的采樣與保持功能由時鐘信號CLK和控制開關S共同作用:當時鐘信號CLK與控制開關S的異或(XOR)結果為高電平時，D觸發器為保持(Hold，H)功能；當時鐘信號CLK與控制開關S都為高電平或者低電平時，D觸發器為采樣(Sample，S)功能。D觸發器采用源耦合邏輯的結構形式，能夠工作在較高的時鐘頻率下，且具有較寬的工作頻率范圍。
[0007]一種五分頻電路，采用五個上述新型電流切換式的D觸發器級聯的方式構成，將五個D觸發器分別稱為第一級D觸發器DFFl、第二級D觸發器DFF2、第三級D觸發器DFF3、第四級D觸發器DFF4和第五級D觸發器DFF5，具體連接電路為:第一級D觸發器DFFl的輸入端D和控制開關S連接第五級D觸發器DFF5的輸出端QN，第一級D觸發器DFFl的輸入端DN和控制開關SN連接第五級D觸發器DFF5的輸出端Q ;第二級D觸發器DFF2的輸入端D和控制開關SN連接第一級D觸發器DFFl的輸出端Q，第二級D觸發器DFF2的輸入端DN和控制開關S連接第一級D觸發器DFFl的輸出端QN ;第三級D觸發器DFF3的輸入端D和控制開關S連接第二級D觸發器DFF2的輸出端Q，第三級D觸發器DFF3的輸入端DN和控制開關SN連接第二級D觸發器DFF2的輸出端QN ;第四級D觸發器DFF4的輸入端D和控制開關SN連接第三級D觸發器DFF3的輸出端Q，第四級D觸發器DFF4的輸入端DN和控制開關S連接第三級D觸發器DFF3的輸出端QN ;第五級D觸發器DFF5的輸入端D和控制開關S連接第四級D觸發器DFF4的輸出端Q，第五級D觸發器DFF5的輸入端DN和控制開關SN連接第四級D觸發器DFF4的輸出端QN ;第五級D觸發器的輸出端Q和QN連接電平轉換電路，得到最終的分頻輸出Fdiv_5。通過對各級D觸發器之間控制開關S的有序選擇，控制D觸發器在時鐘信號下采樣與保持的時序關系，最后實現50%占空比的分頻輸出。
[0008]有益效果:本發明提供的新型電流切換式的D觸發器及五分頻電路，具有如下優點:1、本發明的采用的D觸發器基于源耦合邏輯的結構增加了一級電流切換控制開關，具有高速、工作頻率范圍寬的特點；2、本發明的五分頻電路在正確的時序控制下，其分頻輸出具有50%的占空比，且控制開關S的信號來自于前一級的輸出，因此整個分頻電路具有較快的工作速度。此外，由于是同步時鐘下的工作，因此輸出的分頻信號具有非常小的抖動。
【附圖說明】
[0009]圖1(a)為本發明中D觸發器的電路示意圖；
[0010]圖1 (b)為本發明中D觸發器工作的詳細真值表；
[0011]圖2為本發明的五分頻器的結構示意圖；
[0012]圖3為本發明的五分頻器的工作時序分析；
[0013]圖4為本發明的五分頻器的正確分頻范圍；
[0014]圖5(a)為本發明的五分頻器在500MHz輸入時鐘下瞬態仿真的時域波形；
[0015]圖5(b)為本發明的五分頻器在IGHz輸入時鐘下瞬態仿真的時域波形；
[0016]圖5(c)為本發明的五分頻器在2GHz輸入時鐘下瞬態仿真的時域波形。
【具體實施方式】
[0017]下面結合附圖對本發明作更進一步的說明。
[0018]如圖1(a)所示為一種新型電流切換式的D觸發器，在源耦合邏輯的結構基礎上增加了一級電流切換控制開關，與時鐘信號CLK 一起用于控制D觸發器的采樣和保持功能，具體電路結構為:第一 NMOS晶體管Ml的源極接地，第一 NMOS晶體管Ml的柵極接偏置電壓VB，第一 NMOS晶體管Ml的漏極連接第二 NMOS晶體管M2的源極和第三NMOS晶體管M3的源極，第二 NMOS晶體管M2的柵極接時鐘控制信號CLK，第三NMOS晶體管M3的柵極接時鐘控制信號CLKN，第二 NMOS晶體管M2的漏極連接第四NMOS晶體管M4的源極和第五NMOS晶體管M5的源極，第三NMOS晶體管M3的漏極連接第六NMOS晶體管M6的源極和第七NMOS晶體管M7的源極，第四NMOS晶體管M4的柵極和第七NMOS晶體管M7的柵極接控制開關S，第五NMOS晶體管M5的柵極和第六NMOS晶體管M6的柵極接控制開關SN，第四NMOS晶體管M4的漏極和第六NMOS晶體管M6的漏極連接第八NMOS晶體管M8的源極和第九NMOS晶體管M9的源極，第五NMOS晶體管M5的漏極和第七NMOS晶體管M7的漏極連接第十NMOS晶體管MlO的源極和第^^一匪OS晶體管Mll的源極，第八NMOS晶體管M8的柵極連接輸入數據D，第九NMOS晶體管M9的柵極連接輸入數據DN，第八NMOS晶體管M8的漏極、第十NMOS晶體管MlO的漏極以及第i^一 NMOS晶體管Mll的柵極連接輸出端QN，第九NMOS晶體管M8的漏極、第i^一 NMOS晶體管Mll的漏極以及第十NMOS晶體管MlO的柵極連接輸出端Q，第一電