二級的反相器由P2 PMOS管和N2 NMOS管組成，其柵極連接ns，輸出作為置位控制電路的另一個輸出端s。Pl PMOS管和P2 PMOS管的襯底連接電源Vdd，源極連接電源Vdd ；N1 NMOS管和N2 NMOS管的襯底接地Vss，源極連接地Vss0
[0032]如圖4所示，本實施例中，主鎖存器有八個輸入端和一個輸出端，八個輸入端為d、clk、nclk，r, s, ns, sleep，nsleep，一個輸出端為qt。主鎖存器由^ 個PMOS管和十個NMOS管組成，其中^^一個PMOS管中有四個低閾值管(LP1，LP2，LP3，LP4)，七個高閾值管(P9，P10, Pll，P12，P17，P19，P21);十個 NMOS 管中有四個低閾值管(LN1，LN2，LN3，LN4)，六個高閾值管(N9，N10, Nil, N12，N17，N19)。主鎖存器中所有PMOS管的襯底連接電源Vdd，所有NMOS管的襯底接地Vss。主鎖存器包括:
Gl電路，由LPl，LNl，P9，N9，P21，N17組成，LPl，LNl的柵極連接數據d，P9的柵極連接sleep，源極連接Vdd，N9的柵極連接nsleep，源極連接Vss，P21的柵極連接ns、N17的柵極連接r，Gl電路的輸出連接G2電路的CMOS傳輸門的源極。
[0033]G2電路，由LP2，LN2組成CMOS傳輸門，LP2的柵極連接正相時鐘輸入信號clk，LN2的柵極連接反相時鐘輸入信號nclk，G2電路的CMOS傳輸門的漏極與G3電路，G4電路，G6電路相連接。
[0034]G3電路，是一個C2MOS電路，由P10，LP3，LN3和NlO組成，LP3，LN3的柵極連接G2電路的CMOS傳輸門漏極的輸出，PlO的柵極連接sle印，源極連接Vdd，NlO的柵極連接nsle印，源極連接Vss，G3電路的輸出是qt，同時與G4電路的輸出以及G5電路的輸入相連。
[0035]G4電路，G5電路，G6電路組成一個反饋保持電路，G4電路是高閾值管組成的與非門，G5電路是高閾值管組成的反相器，G6電路是低閾值管組成的CMOS傳輸門。G4電路是一個與非門，由高閾值管P11，NI I，P19，N19組成，P11，NI I的柵極輸入連接G2電路的CMOS傳輸門漏極的輸出，Pll的源極接Vdd，P19，N19的柵極接s，P19的源極接Vdd，N19的源極接Vss，G4電路的輸出與qt相連，同時作為G5電路的柵極輸入。G5電路是高閾值管組成的反相器，P12，N12的柵極連接G4電路的輸出，P12的源極接Vdd，N12的源極接Nss, G5電路的輸出與G6電路的CMOS傳輸門的源極相連。G6電路的CMOS傳輸門的源極(輸入)與G5電路的輸出相連，G6電路的CMOS傳輸門的漏極(輸出)與G2電路的CMOS傳輸門漏極的輸出相連，同時與G3電路的低閾值管的柵極相連，又與G4電路的輸入相連，LP4的柵極接反相時鐘輸入信號nclk，LN4的柵極接正相時鐘輸入信號clk。
[0036]如圖5所示，本實施例中，從鎖存器有七個輸入端和兩個輸出端，七個輸入端為qt、clk、nclk，r, s, sleep，nsleep，兩個輸出端為q和nq。從鎖存器由十個PMOS管和九個匪05管組成，其中十個？1?)5管中有四個低閾值管(1^5，1^6，1^7，1^8)，六個高閾值管(？13，P14，P15，P16，P18，P20);九個NMOS管中有四個低閾值管(LN5，LN6，LN7，LN8)，五個高閾值管(N13，N14，N15，N16，N20)。從鎖存器中所有PMOS管的襯底連接電源Vdd，所有NMOS管的襯底接地Vss。從鎖存器包括:
G7電路，是一個C2MOS電路，由P13，LP5，LN5和NI3組成，LP5，LN5的柵極連接數據qt，P13的柵極連接sleep，源極連接Vdd，N13的柵極連接nsleep，源極連接Vss，G7電路的輸出連接G8電路的CMOS傳輸門的源極。
[0037]G8電路，由LP6，LN6組成CMOS傳輸門，LP6的柵極連接反相時鐘輸入信號nclk，LN6的柵極連接正相時鐘輸入信號clk，G8電路的CMOS傳輸門的漏極與G9電路，GlO電路，G12電路相連接。
[0038]G9電路，是一個C2MOS電路，由P14，LP7，LN7和N14組成，LP7，LN7的柵極連接G8電路的CMOS傳輸門漏極的輸出，P14的柵極連接sle印，源極連接Vdd，N14的柵極連接nsle印，源極連接Vss，G9電路的輸出是q，同時與GlO電路的輸出以及Gll電路的輸入相連。
[0039]GlO電路，Gll電路，G12電路組成一個反饋保持電路，GlO電路是高閾值管組成的與非門，Gll電路是高閾值管組成的反相器，G12電路是低閾值管組成的CMOS傳輸門。GlO電路是一個與非門，由高閾值管P15，N15，P20，N20組成，P15，N15的柵極輸入連接G8電路的CMOS傳輸門漏極的輸出，P15的源極接Vdd，P20，N20的柵極接s，P20的源極接Vdd，N20的源極接Vss，G10電路的輸出與q相連，同時作為Gll電路的柵極輸入。Gll電路的柵極連接GlO電路的輸出，P16的源極接Vdd，N16的源極接Vss，Gll電路的輸出是nq，同時與G12電路的CMOS傳輸門的源極相連。G12電路的CMOS傳輸門的源極(輸入)與Gll電路的輸出相連，G12電路的CMOS傳輸門的漏極(輸出)與G8電路的CMOS傳輸門漏極的輸出相連，同時與G9電路的低閾值管的柵極相連，又與GlO電路的輸入相連，LP8的柵極接正相時鐘輸入信號clk，LN8的柵極接反相時鐘輸入信號nclk。
[0040]綜上所述，本發明的高速低功耗多閾值異步置位復位D型觸發器為一種多閾值高速、低功耗D型觸發器，在實現D觸發器基本功能的同時，采用多閾值的概念，在主要關鍵的數據通路、時鐘通路上用低閾值器件，提高傳輸效率。在非關鍵路徑上用高閾值器件，降低靜態漏電流，降低功耗。又時鐘系統的功耗占整個芯片功耗的20%?45%。在CMOS電路中，總功耗可以由下式表示:
P= P-1- PP
1 total 1 swiching 1 short 1 leakage
=a (CL.V.Vdd.fclk) + Ishort.Vdd + Ileakage.VddPmidiilig是開關功耗，當信號跳變時，對負載電容充放電產生的功耗。α表不一個時鐘周期內節點電壓從O至Vdd的平均躍迀次數，q為負載電容。P short^短路電流功耗，當信號為非理想階躍時，NMOS管、PMOS管同時導通，產生電源至地的短路電流IshOTt，引起短路功耗PshOTt。Pleakage是漏電流功耗，由于MOS中存在pn結漏電流和亞閡值等漏電流，構成從晶體管源極至地的泄漏電流，由此引起的功耗為漏電流功耗，也稱為靜態功耗。本發明通過降低時鐘信號clk的電壓幅值，可有效降低Pswidling，在本發明中Vdk < Vdd?
[0041]以上僅是本發明的優選實施方式，本發明的保護范圍并不僅局限于上述實施例，凡屬于本發明思路下的技術方案均屬于本發明的保護范圍。應當指出，對于本技術領域的普通技術人員來說，在不脫離本發明原理前提下的若干改進和潤飾，應視為本發明的保護范圍。
【主權項】
1.一種高速低功耗多閾值異步置位復位D型觸發器，其特征在于，包括: 低功耗控制電路，用來接收低功耗控制輸入信號slp，對低功耗控制輸入信號sip進行緩沖處理后分別輸出信號:sleep和nsleep ； 置位控制電路，用來接收異步置位輸入信號set，對異步置位輸入信號set進行緩沖處理后分別輸出信號:s和ns ； 主鎖存器，用來接收數據輸入信d、正相時鐘輸入信號clk、反相時鐘輸入信號nclk、異步復位輸入信號r以及信號:sleep、nsleep、s和ns ;所述主鎖存器在正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制下對數據輸入信號d進行鎖存處理后輸出qt ;異步復位輸入信號r為低電平有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出qt為低電平“O” ;異步置位輸入信號s為低電平有效、ns為高電平有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出qt為高電平“I”； 從鎖存器，用來接收正相時鐘輸入信號clk、反相時鐘輸入信號nclk、異步復位輸入信號r及信號qt、S、sleep和nsleep ;所述從鎖存器在正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制下對qt進行鎖存處理后分別輸出第一數據信號q和第二數據信號nq ;異步復位信號r為低電平有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出q，為低電平“O”，nq為高電平“I” ;異步置位信號s為低電平有效、ns為高電平有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出q為高電平“1”，nq為低電平“O”。
2.根據權利要求1所述的高速低功耗多閾值異步置位復位D