以及G5電路的輸入相連；
G4電路，G5電路，G6電路組成一個反饋保持電路，G4電路是高閾值管組成的與非門，G5電路是高閾值管組成的反相器，G6電路是低閾值管組成的CMOS傳輸門；G4電路是一個與非門，由高閾值PMOS管Pl I，高閾值NMOS管NI I，高閾值PMOS管P19，高閾值NMOS管N19組成，高閾值PMOS管P11，高閾值NMOS管Nll的柵極輸入連接G2電路的CMOS傳輸門漏極的輸出，高閾值PMOS管Pll的源極接Vdd，高閾值PMOS管P19，高閾值NMOS管N19的柵極接S，高閾值PMOS管P19的源極接Vdd，高閾值NMOS管N19的源極接Vss，G4電路的輸出與qt相連，同時作為G5電路的柵極輸入；G5電路是高閾值管組成的反相器，高閾值PMOS管P12，高閾值NMOS管N12的柵極連接G4電路的輸出，高閾值PMOS管P12的源極接Vdd，高閾值NMOS管N12的源極接Nss, G5電路的輸出與G6電路的CMOS傳輸門的源極相連；G6電路的CMOS傳輸門的源極與G5電路的輸出相連，G6電路的CMOS傳輸門的漏極與G2電路的CMOS傳輸門漏極的輸出相連，同時與G3電路的低閾值管的柵極相連，又與G4電路的輸入相連，低閾值PMOS管LP4的柵極接反相時鐘輸入信號nclk，低閾值NMOS管LN4的柵極接正相時鐘輸入信號clk。
[0018]作為本發明的進一步改進:所述從鎖存器包括: G7電路，是一個C2MOS電路，由高閾值PMOS管P13，低閾值PMOS管LP5，低閾值NMOS管LN5和高閾值NMOS管N13組成，低閾值PMOS管LP5，低閾值NMOS管LN5的柵極連接數據qt,高閾值PMOS管P13的柵極連接sle印，源極連接Vdd，高閾值NMOS管N13的柵極連接nsle印，源極連接Vss，G7電路的輸出連接G8電路的CMOS傳輸門的源極；
G8電路，由低閾值PMOS管LP6，低閾值NMOS管LN6組成CMOS傳輸門，低閾值PMOS管LP6的柵極連接反相時鐘輸入信號nclk，低閾值NMOS管LN6的柵極連接正相時鐘輸入信號clk, G8電路的CMOS傳輸門的漏極與G9電路，GlO電路，G12電路相連接；
G9電路，是一個C2MOS電路，由高閾值PMOS管P14，低閾值PMOS管LP7，低閾值NMOS管LN7和高閾值NMOS管N14組成，低閾值PMOS管LP7，低閾值NMOS管LN7的柵極連接G8電路的CMOS傳輸門漏極的輸出，高閾值PMOS管P14的柵極連接sle印，源極連接Vdd，高閾值NMOS管N14的柵極連接nsleep，源極連接Vss，G9電路的輸出是q，同時與GlO電路的輸出以及Gll電路的輸入相連；
GlO電路，Gll電路，G12電路組成一個反饋保持電路，GlO電路是高閾值管組成的與非門，Gll電路是高閾值管組成的反相器，G12電路是低閾值管組成的CMOS傳輸門；G10電路是一個與非門，由高閾值管高閾值PMOS管P15，高閾值NMOS管N15，高閾值PMOS管P20，高閾值NMOS管N20組成，高閾值PMOS管P15，高閾值NMOS管NI5的柵極輸入連接G8電路的CMOS傳輸門漏極的輸出，高閾值PMOS管P15的源極接Vdd，高閾值PMOS管P20，高閾值NMOS管N20的柵極接S，高閾值PMOS管P20的源極接Vdd，高閾值NMOS管N20的源極接Vss，GlO電路的輸出與q相連，同時作為Gll電路的柵極輸入；G11電路的柵極連接GlO電路的輸出，高閾值PMOS管P16的源極接Vdd，高閾值NMOS管N16的源極接Vss，Gll電路的輸出是nq，同時與G12電路的CMOS傳輸門的源極相連；G12電路的CMOS傳輸門的源極與Gll電路的輸出相連，G12電路的CMOS傳輸門的漏極與G8電路的CMOS傳輸門漏極的輸出相連，同時與G9電路的低閾值管的柵極相連，又與GlO電路的輸入相連，低閾值PMOS管LP8的柵極接正相時鐘輸入信號clk，低閾值NMOS管LN8的柵極接反相時鐘輸入信號nclk。
[0019]與現有技術相比，本發明的優點在于:本發明的高速低功耗多閾值異步置位復位D型觸發器，結構簡單、成本低廉，為一種多閾值高速、低功耗D型觸發器，在實現D型觸發器基本功能的同時，采用多閾值的概念，在主要關鍵的數據通路、時鐘通路上用低閾值器件，提高了傳輸效率。在非關鍵路徑上用高閾值器件，降低了靜態漏電流，降低了功耗。同時本發明降低了時鐘信號clk的電壓幅值，即在時鐘通路上采用低閾值器件，降低時鐘電壓的幅值，有效降低了 Pswidling功耗。
【附圖說明】
[0020]圖1是本發明的拓撲結構原理示意圖。
[0021]圖2是本發明在具體應用實例中低功耗控制電路的結構原理示意圖。
[0022]圖3是本發明在具體應用實例中置位控制電路的結構原理示意圖。
[0023]圖4是本發明在具體應用實例中主鎖存器的結構原理示意圖。
[0024]圖5是本發明在具體應用實例中從鎖存器的結構原理示意圖。
【具體實施方式】
[0025]以下將結合說明書附圖和具體實施例對本發明做進一步詳細說明。
[0026]如圖1所示，本發明的高速低功耗多閾值異步置位復位D型觸發器，包括低功耗控制電路、置位控制電路、主鎖存器及從鎖存器。本發明的觸發器具有六個輸入端和兩個輸出端。六個輸入端分別連接:正相時鐘輸入信號clk、反相時鐘輸入信號nclk、低功耗控制輸入信號slp、異步復位輸入信號r、異步置位輸入信號set和數據輸入信號d。兩個輸出端分別是輸出:第一數據信號q和第二數據信號nq，第一數據信號q和第二數據信號nq為一對相反的數據信號。其中:
低功耗控制電路，用來接收低功耗控制輸入信號slp，對低功耗控制輸入信號slp進行緩沖處理后分別輸出信號:sleep和nsleep。
[0027]置位控制電路，用來接收異步置位輸入信號set，對異步置位輸入信號set進行緩沖處理后分別輸出信號:s和ns。
[0028]主鎖存器，用來接收數據輸入信d、正相時鐘輸入信號clk、反相時鐘輸入信號nclk、異步復位輸入信號r以及信號:sleep、nsleep、s和ns。主鎖存器在正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制下對數據輸入信號d進行鎖存處理后輸出qt ;異步復位輸入信號r (低電平有效)有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出qt為低電平“O”;異步置位輸入信號s (低電平有效)、ns (高電平有效)有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出qt為高電平“I”。主鎖存器在接收sle印(高電平有效)、nsle印(低電平有效)信號時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，主鎖存器進入睡眠狀態，此時要求正相時鐘輸入信號clk為低電平“0”，反相時鐘輸入信號nclk為高電平“I”。
[0029]從鎖存器，用來接收正相時鐘輸入信號clk、反相時鐘輸入信號nclk、異步復位輸入信號r及信號qt、S、sleep和nsleep ;從鎖存器在正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制下對qt進行鎖存處理后分別輸出第一數據信號q和第二數據信號nq。異步復位信號r (低電平有效)有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出q，為低電平“0”，nq為高電平“I”。異步置位信號s (低電平有效)、ns(高電平有效)有效時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，處理后輸出q為高電平“l”，nq為低電平“O”。從鎖存器在接收sle印(高電平有效)、nsleep (低電平有效)信號時，不受正相時鐘輸入信號clk、反相時鐘輸入信號nclk的控制，從鎖存器進入睡眠狀態，此時要求正相時鐘輸入信號clk為低電平“0”，反相時鐘輸入信號nclk為高電平“ 1”，輸出值q，nq保持不變。
[0030]如圖2所示，本實施例中，低功耗控制電路具有一個輸入端和兩個輸出端，輸入端為slp，為低功耗控制信號，高有效；輸出端為sleep、nsleep，為睡眠和睡眠的非。低功耗控制電路包括一個兩級的反相器，其中第一級的反相器由Pl PMOS管和NI NMOS管組成，其柵極連接slp，輸出作為低功耗控制電路的一個輸出端nsleep ;第二級的反相器由P2 PMOS管和N2 NMOS管組成，其柵極連接nsle印，輸出作為低功耗控制電路的另一個輸出端sle印。Pl PMOS管和P2 PMOS管的襯底連接電源Vdd，源極連接電源Vdd ；N1 NMOS管和N2 NMOS管的襯底接地Vss，源極連接地Vss。
[0031 ] 如圖3所示，本實施例中，置位控制電路具有一個輸入端和兩個輸出端，輸入端為set，為異步置位控制信號，低有效；輸出端為s、ns，為置位和置位的非。置位控制電路為一個兩級的反相器，其中第一級的反相器由Pl PMOS管和NI NMOS管組成，其柵極連接set，輸出作為置位控制電路的一個輸出端ns ;第