DCCB以及來自該通道門電路28的該對輸出信號DCP和DCPB以調整該對內部時鐘信號CK和CKB的責任周期至一預定值。圖3顯示圖2所示的該責任周期校正器21的一實施例的電路示意圖，其中該責任周期校正器21在本實施例中是以具有多個輸入對的差動放大器形式所表不。參照圖3,該責任周期校正器21包含一第一輸入對,一第二輸入對和一第三輸入對。該第一輸入對包含NMOS晶體管NI和N2，用以接收該對外部時鐘信號ECK和ECKB。該第二輸入對包含NMOS晶體管N3和N4，用以接收該對信號DCP和DCPB以作為細調控制信號。該第三輸入對包含NMOS晶體管N5和N6，用以接收該對信號DCC和DCCB以作為粗調控制信號。該第一輸入對，該第二輸入對和和第三輸入對均連接至由PMOS晶體管Pl和P2所組成的二極管連接類型的負載。該多輸入的差動放大器的輸出信號OUT和OUTB輸出至一放大器212以產生調整為具有大約50%責任周期的該對內部時鐘信號CK和 CKB。
[0057]圖4顯示圖2所示的該責任周期偵查器22的一實施例的電路示意圖，其中該責任周期檢測器22在本實施例中是以差動放大器的形式所表示。參照圖4，該責任周期檢測器22包含由NMOS晶體管NI和N2組成的一輸入對。該輸入對用以接收該對內部時鐘信號CK和CKB。該輸入對連接至由PMOS晶體管Pl和P2所組成的二極管連接類型的負載。該責任周期偵查器22的輸出信號DCF和DCFB間的電壓電平差值是由該對內部時鐘信號CK和CKB的責任周期所決定。
[0058]參照圖2，該責任周期校正電路20還包括一時序電路29。該比較器24，該SAR邏輯電路25和該通道門電路28均接受該時序電路29的時序信號I3ULl或PUL2的控制而運作。圖5顯示圖2所示的該時序電路29的一實施例的電路示意圖。參照圖5，該時序電路29包含一分頻器292和一脈沖產生器294。該分頻器292對該外部時鐘信號ECK的頻率進行分頻，藉以產生一分頻時鐘信號DCK1。該脈沖產生器294產生兩未重疊(non-overlapping)的脈沖信號I3ULl和PUL2。該兩脈沖信號I3ULl和PUL2具有響應于該分頻時鐘信號DCKl的多個脈沖，其中該脈沖信號PULl的脈沖的下降沿與該脈沖信號TOL2的脈沖的上升沿幾乎重疊。參照圖2，由于該時鐘信號ECK的頻率高于該分頻時鐘信號DCKl的頻率，該比較器24和該SAR邏輯電路25的功率損耗可以降低。此外，較低的該分頻時鐘信號DCKl的頻率可以改善該責任周期校正電路20的回路穩定性和降低抖動(jitter)。
[0059]以下參考圖2和圖6說明本發明的責任周期校正電路的細節。圖6顯示該責任周期校正電路20運作期間的一可能時序圖。在本實施例中，該外部時鐘信號ECK的責任周期比例小于預期的50%，為35%，且該脈沖信號I3ULl的頻率為該外部時鐘信號ECK的六分之
O
[0060]參照圖6，圖2中的該SAR邏輯電路25會先初始化，且在時間t0時，該SAR邏輯電路25的數字碼SCODE會設定為[100000]。在接收該數字碼SCODE= [100000]后，該DAC26會產生一對模擬信號DCC和DCCB，該對模擬信號DCC和DCCB的電壓電平為參考電壓VRMID的一半。接著，該對模擬信號DCC和DCCB送至該責任周期校正器21。由于該內部時鐘信號CK的初始責任周期(35%)遠小于預期的責任周期(50%)，控制信號DCF的電壓電平會下降的很快且控制信號DCFB的電壓電平會增加的很快。該對控制信號DCF和DCFB由該濾波器23濾波后，接著送入該比較器24。
[0061]在時間tl時，該脈沖信號TOLl的第一個脈沖產生，使得該比較器24根據該對平均信號DD和DDB間的電壓電平差值輸出一比較結果。接著，在時間t2時，該脈沖信號TOL2的第一個脈沖產生，因此該信號EQS會轉態至邏輯I電平。這使得該均衡元件27在該脈沖信號TOL2的脈沖期間會均衡該對控制信號DCF和DCFB的電壓電平。在脈沖信號TOL2的第一個脈沖結束后，該對控制信號DCF和DCFB的電壓電平會從1/2VRMID開始展開。由于該對控制信號DCF和DCFB的電壓電平會在該脈沖信號TOL2的脈沖期間均衡并從一中間值展開，該責任周期校正電路20的總體責任周期校正時間可以降低。
[0062]參照圖2，由于濾波器23需要時間完成信號DD和DDB的濾波，在本發明另一實施例中，一額外的均衡元件(未繪出)可設置在該濾波器23的輸出端點之間。因此，該對平均信號DD和DDB的電壓電平會響應于該信號EQS而被均衡，而不會受到該濾波器23的響應時間的影響。
[0063]參照圖2和圖6，該SAR邏輯電路25通過該比較器24的比較結果以決定每一轉換周期中數字碼SCODE的相應位。由于比較器24在時間tl時輸出邏輯O電平，該SAR邏輯電路25會清除最高位，并在時間t2時設定該數字碼SCODE= [010000]。在接收該數字碼SCODE后，該DAC26產生電壓電平為1/4VRMID的信號DCC和電壓電平為3/4VRMID的互補信號 DCCB。
[0064]由于該對信號DCC和DCCB間的電壓差值相較于上一狀態是增加的，該責任周期校正器21輸出具有增加的責任周期的時鐘信號CK。該責任周期檢測器22響應于該時鐘信號CK的責任周期產生該對控制信號DCF和DCFB。因此，在時間t2和t3之間該對信號DCC和DCCB間的電壓差值小于在時間tl和t2之間該對信號DCC和DCCB間的電壓差值。
[0065]在時間t3時，該脈沖信號I3ULl的第二個脈沖產生，使得該比較器24輸出一更新的比較結果。參照圖6，由于控制信號DCF的電壓電平小于信號DCFB的電壓電平，該比較器24輸出具有邏輯O電平的信號CMP。在時間t4時，該SAR邏輯電路25根據比較結果設定該數字碼SCODE= [001000]，且該DAC26產生對應的該對模擬輸出信號DCC和DCCB。接著，該均衡元件27在該脈沖信號TOL2的第二個脈沖期間均衡該對控制信號DCF和DCFB的電壓電平。
[0066]參照圖6，在時間t4至t5時，隨著該對信號DCC和DCCB間的電壓差值的增加，該責任周期校正器21輸出具有增加的責任周期的時鐘信號CK，使得該對控制信號DCF和DCFB間的電壓差值減少。接著，該比較器24根據該對平均信號DD和DDB輸出一更新的比較結果，而該SAR邏輯電路25通過該比較器24的比較結果以決定該數字碼SCODE的下一位。該SAR轉換步驟會一直持續直到該數字碼SCODE的所有位都被決定。
[0067]參照圖6，該SAR轉換過程會在時間t6時結束，且圖2中的該SAR邏輯電路25會輸出該轉換過程結束信號EOC至該通道門電路28。因此，該對控制信號DCF和DCFB，作為細調信號，會響應于該結束信號EOC而經由該通道門電路28而施加至該責任周期校正器21。在時間t6后，該對內部時鐘信號CK和CKB的責任周期會調整至大約50%。在時間t6后，該責任周期檢測器22會持續檢測該時鐘信號CK的責任周期的變化，并且產生該對信號DCF和DCFB以經由該通道門電路28傳送至該責任周期校正器21。此時該對信號DCF和DCFB作為細調信號，藉以矯正該時鐘信號CK的責任周期的變化。
[0068]在本發明另一實施例中，該責任周期校正電路20’還包括一頻率檢測電路72,如圖7所示。通過檢測該外部時鐘信號ECK的頻率變化，該責任周期校正電路20’可運作在廣闊的頻率范圍。參照圖7，該頻率檢測電路72檢測該外部時鐘信號ECK的頻率以產生一數字碼FC0DE，藉以指示該時鐘信號ECK為高頻時鐘信號或是低頻時鐘信號。舉例而言，如果該責任周期校正電路20’運作在最高頻率時(例如555MHz)，該頻率檢測電路72會產生該數字碼FC0DE=[1 I I]，而如果該責任周期校正電路20’運作在最低頻率時(例如143MHz)，該頻率檢測電路72會產生該數字碼FCODE= [O O O]。接著，該數字碼FCODE會送至濾波器23’，藉以控制其頻率響應時間。
[0069]圖8顯示圖7所示的該頻率檢測電路72的一實施例的電路示意圖。參照圖8,該頻率檢測電路72包含一分頻器722，一延遲單元724和一比較單元726。該分頻器722對該外部時鐘信號ECK的頻率進行分頻，藉以產生一分頻時鐘信號DCK2。該延遲單元724包含多個延遲電路，每一個用以延遲該分頻時鐘信號DCK2 —延遲時間。該比較單元726包含多個比較器，每一個用以比較該分頻時鐘