責任周期校正電路的制作方法
【技術領域】
[0001]本發明涉及一種責任周期校正電路，用以提供一校正的責任周期。
【背景技術】
[0002]一般而言,延遲鎖相回路(Delay Locked Loop, DLL)用于同步半導體存儲器元件，例如雙倍數據速率同步動態隨機存取存儲器(Double Data Rate Synchronous DynamicRandom Access Memory, DDR SDRAM)元件中，以將同步半導體存儲器元件中的內部時鐘信號和外部時鐘信號同步。當外部時鐘信號輸入至同步半導體存儲器元件時，會因為外部時鐘信號和內部時鐘信號間的時鐘偏斜(clock skew)而發生時間延遲的現象。因此，該延遲鎖相回路會使用于同步半導體存儲器元件中，以通過補償該時鐘偏斜現象來產生內部時鐘信號。
[0003]DDR SDRAM是在時鐘信號的上升與下降邊沿來進行輸入和/或輸出數據，藉以提高數據傳送速率。隨著DDR SDRAM的操作速度增加，DDR SDRAM的效能會受到DLL的效能的大幅影響。由于時鐘信號的責任周期的誤差量增加會造成設計限度的減少，故內部時鐘信號具有正確的責任周期就顯得很重要。當責任周期相等于50%時，數據的傳輸是最可靠的。因此，為了確保責任周期有足夠的設計限度，需要一個應用在DLL的責任周期校正方法。
[0004]圖1揭示美國專利第8，106,697號的責任周期校正電路10。該責任周期校正電路10包括一責任周期檢測器11, 一濾波器12, —運算放大器13, —充電泵(charge pump) 14,一控制電路15和一責任周期校正器16。該責任周期檢測器11用以接收一對內部時鐘信號CK和CKB，藉以產生一對控制信號DCF和DCFB。該濾波器12用以平均該對控制信號DCF和DCFB的電壓電平。該放大器13用以接收該濾波器12的輸出信號，藉以產生一致能信號EN0該控制電路15用以接收該致能信號EN，藉以產生兩切換致能信號ENCPS和ENC0L。該充電泵14用以接收這些致能信號EN，ENCPS和ENCPL，藉以產生一對控制信號DCC和DCCB。該責任周期改正器16用以接收一對外部時鐘信號ECK和ECKB，該對控制信號DCF和DCCFB和該對控制信號DCC和DCCB，藉以校正該對內部時鐘信號CK和CKB的責任周期至50%。
[0005]參照圖1，該責任周期校正電路10需要該充電泵14以得到該對控制信號DCC和DCCB，藉以校正該對外部時鐘信號ECK和ECKB的責任周期。然而，該充電泵14由于需要較長的責任周期校正時間，因此有速度上的限制。此外，該責任周期校正電路10缺乏追蹤輸入時鐘信號的頻率的手段。因此，可能無法操作在廣泛的輸入頻率范圍內。
[0006]據此，有必要提供一改良的責任周期校正電路以解決上述問題。
【發明內容】
[0007]本發明提供一種責任周期校正電路。該責任周期校正電路包含一責任周期檢測器，一濾波器，一比較器，一逐漸逼近寄存器(SAR)數字模擬轉換器,一均衡兀件,一通道門電路和一責任周期校正器。在本發明一實施例中，該責任周期檢測器用以響應于一對內部時鐘信號以產生一對控制信號。該濾波器用以濾波該對控制信號的電壓電平，藉以產生一對平均信號。該比較器用以比較該對平均信號的電壓電平，藉以產生一比較結果。該SAR數字模擬轉換器用以執行一 SAR算法以根據該比較結果產生一對模擬輸出信號。該第一均衡元件，用以均衡該對控制信號的電壓電平。該通道門電路，用以在其致能時施加該對控制信號至一責任周期校正器。該責任周期校正器用以接收一對外部時鐘信號，該對模擬輸出信號以及來自該通道門電路的一對輸出信號，藉以調整該對內部時鐘信號的責任周期至一預定值。
【附圖說明】
[0008]圖1揭示美國專利第8，106, 697號的責任周期校正電路。
[0009]圖2顯不結合本發明一實施例的一責任周期校正電路的方塊不意圖。
[0010]圖3顯示圖2所示的該責任周期校正器的一實施例的電路示意圖。
[0011]圖4顯示圖2所示的該責任周期偵查器的一實施例的電路示意圖。
[0012]圖5顯示圖2所示的該時序電路的一實施例的電路示意圖。
[0013]圖6顯示該責任周期校正電路運作期間的一可能時序圖。
[0014]圖7顯示結合本發明另一實施例的一責任周期校正電路的方塊示意圖。
[0015]圖8顯示圖7所示的該頻率檢測電路的一實施例的電路示意圖。
[0016]圖9顯示圖7所示的該頻率檢測電路的一可能運作波形圖。
[0017]圖10顯示圖7所示的該頻率檢測電路的一可能運作波形圖。
[0018]圖11顯示圖7所示的該濾波器的一實施例的電路示意圖。
[0019]圖12顯示圖7所示的該責任周期偵查器的一實施例的電路示意圖。
[0020]圖13顯示圖7所示的該責任周期偵查器的另一實施例的電路示意圖。
[0021]【符號說明】
[0022]10責任周期校正電路
[0023]11責任周期檢測器
[0024]12濾波器
[0025]13運算放大器
[0026]14充電泵
[0027]15控制電路
[0028]16責任周期校正器
[0029]20，20’責任周期校正電路
[0030]21責任周期校正器
[0031]212放大器
[0032]22，22’責任周期檢測器
[0033]23，23’ 濾波器
[0034]232電容陣列
[0035]234電容陣列
[0036]24比較器
[0037]25SAR邏輯電路
[0038]26數字模擬轉換器
[0039]27均衡元件
[0040]28通道門電路
[0041]29時序電路
[0042]292分頻器
[0043]294脈沖產生器
[0044]72頻率檢測電路
[0045]722分頻器
[0046]724延遲單元
[0047]726比較單元
[0048]Cl ?C6電容
[0049]Il?14偏壓電流源
[0050]NI?N6晶體管
[0051]Pl?P2晶體管
【具體實施方式】
[0052]圖2顯不結合本發明一實施例的一責任周期校正電路20的方塊不意圖。參照圖2，該責任周期校正電路20包括一責任周期校正器21，一責任周期檢測器22，一濾波器23，一比較器 24, —逐漸逼近寄存器(Successive-Approximat1n-Register, SAR)邏輯電路 25和一數字模擬轉換器(Digital to Analog Converter, DAC) 26。
[0053]參照圖2，該責任周期校正器21響應于一對外部時鐘信號ECK和ECKB以產生一對內部時鐘信號CK和CLKB，其中該等信號ECK和ECKB為互補信號，且該等信號CK和CKB為互補信號。該責任周期檢測器22根據該對內部時鐘信號CK和CKB的責任周期產生一對控制信號DCF和DCFB，其中該等信號DCF和DCFB為互補信號。該濾波器23用以平均該對控制信號DCF和DCFB的電壓電平，藉以產生一對平均信號DD和DDB，其中該等信號DD和DDB為互補信號。
[0054]在接收來自該濾波器23的該對平均信號DD和DDB后，該比較器24產生一比較信號CMP，藉以控制該SAR邏輯電路25以產生一數字碼SC0DE。其后，該DAC26接收該數字碼SCODE以產生對應的一對模擬輸出信號DCC和DCCB，其中該等信號DCC和DCCB為互補信號。
[0055]參照圖2,該責任周期校正電路20還包括一均衡(equalizat1n)元件27和一通道門(pass gate)電路28。該均衡元件27用以響應于一信號EQS以均衡該對控制信號DCF和DCFB的電壓電平。該通道門電路28電性連接于該均衡元件27和該責任周期校正器21之間。該通道門電路28用以響應一信號EOC以施加其輸出信號DCP和DCPB至該責任周期校正器21，其中該等信號DCP和DCPB為互補信號。
[0056]參照圖2，該責任周期校正器21接收該對外部時鐘信號ECK和ECKB，該對模擬輸出信號DCC和