，在CLK=0時對電路內部節點和輸出節點進行預充，在CLK上跳沿后對輸入信號 DDPL-in進行采樣，這樣一方面免去了原現有技術電路中復雜的CMOS異或門結構，另一方 面縮短了延遲，降低了功耗，增加了速度，縮短了建立時間，促進了功耗平衡。
[0048] 優選地，所述第二級主鎖存器包括第五PM0S晶體管P5、第六PM0S晶體管P6、第七 PM0S晶體管P7、第八PM0S晶體管P8,第六NMOS晶體管N6、第七NMOS晶體管N7、第八NMOS 晶體管N8、第九NMOS晶體管N9、第十NMOS晶體管N10、第^^一NMOS晶體管Nil以及第三反 相器F3、第四反相器F4 ;所述第五PM0S晶體管P5的源極、第六PM0S晶體管P6的源極均連 接電源，所述第五PM0S晶體管P5的柵極、第六PM0S晶體管P6的柵極分別連接所述SABL 信號的延時信號SABL-int、所述SABL信號的延時信號SABL-int的反向；所述第五PM0S晶 體管P5的漏極連接所述第七PM0S晶體管P7的源極以及所述第八NMOS晶體管P8的漏極； 所述第八NMOS晶體管P8的柵極連接所述SABL信號的延時信號SABL-int，其源極連接所 述第六NMOS晶體管N6的漏極；所述第七PM0S晶體管P7柵極連接所述時鐘信號CLK，其漏 極連接所述第三反相器F3的信號輸入端以及所述第十NMOS晶體管N10的漏極；所述第六 NMOS晶體管N6的柵極、第十NMOS晶體管N10的柵極均連接所述時鐘信號CLK;所述第六 NMOS晶體管N6的源極、第十NMOS晶體管N10的源極均接地；所述第六PM0S晶體管P6的 漏極連接所述第八PM0S晶體管P8的源極以及所述第九NMOS晶體管N9的漏極；所述第八 PM0S晶體管P8的柵極連接所述時鐘信號CLK，其漏極連接所述第四反相器F4的輸入端以 及所述第i^一NMOS晶體管Nil的漏極；所述第九NMOS晶體管N9的柵極連接所述SABL信 號的延時信號SABL-int的反向，其源極連接所述第七NMOS晶體管N7的漏極；所述第十一 NMOS晶體管Nil的柵極、第七NMOS晶體管N7的柵極均連接所述時鐘信號CLK;所述^^一 NMOS晶體管Nil的源極、第七NMOS晶體管N7的源極均接地；所述第三反相器F3、第四反相 器F4的輸出端分別為所述第二級主鎖存器的輸出信號L-SABL、所述第二級主鎖存器的輸 出信號L-SABL的反向。
[0049] 如圖3b所示的本發明中第二級主鎖存器的電路圖，避免了電荷分享的出現，此外 又縮短了求值關鍵路徑，此外由于NMOS比例的提高，PMOS尺寸的下降，電路中電容減小，功 耗也得到降低。
[0050] 優選地，所述第二級主鎖存器包括第九PMOS晶體管P9、第十PMOS晶體管P10、第 i^一PMOS晶體管P11、第十二PMOS晶體管P12,第十二NMOS晶體管N12、第十三NMOS晶體 管N13以及第五反相器F5、第六反相器F6 ;
[0051] 所述第九PMS0晶體管P9的源極、第十PMOS晶體管P10的源極均連接電源；所述 第九PMS0晶體管P9的柵極、第十PMOS晶體管P10的柵極均連接所述時鐘信號；所述第九 PMS0晶體管P9的漏極、第十PMOS晶體管P10的漏極分別連接所述第^^一PMS0晶體管P11 的源極、第十二PMOS晶體管P12的源極；所述第^^一PMS0晶體管P11的柵極、第十二PMOS 晶體管P12的柵極分別連接所述SABL信號的延時信號SABL-int、所述SABL信號的延時信 號SABL-int的反向；所述第十一PMOS晶體管P11的漏極連接所述第五反相器F5的輸入端 以及所述第十二NMOS晶體管N12的漏極；所述第十二PMOS晶體管P12的漏極連接所述第 六反相器F6的輸入端以及所述第十三NMOS晶體管N13的漏極；所述第十二NMOS晶體管 N12的柵極、第十三NMOS晶體管N13的柵極均連接所述時鐘信號CLK;所述第十二NMOS晶 體管N12的源極、第十三NMOS晶體管N13的源極均接地；所述第五反相器F5的輸出端、第 六反相器F6的輸出端分別為所述第二級主鎖存器的輸出信號L-SABL、所述第二級主鎖存 器的輸出信號L-SABL的反向。
[0052] 如圖4所示電路雖然仍然不能比較電荷分享的出現，但使得每次電荷分享的情況 是一致的，避免了由此產生的功耗不平衡問題。電路結構的簡單也帶來了低的功耗；但求值 關鍵路徑比圖3b所示電路長一些，速度會稍慢一點。
[0053] 優選地，所述第三級從鎖存器包括第十三PMOS晶體管P13、第十四PMOS晶體管 P14,第十四NMOS晶體管N14、第十五NMOS晶體管N15、第十六NMOS晶體管N16、第十七NMOS 晶體管N17、第十八NMOS晶體管N18、第十九NMOS晶體管N19以及第七反相器F7、第八反 相器F8 ;所述第十三PMS0晶體管P13的源極、第十四PMS0晶體管P14的源極均連接電源， 所述第十三PMS0晶體管P13的柵極、第十四PMS0晶體管P14的柵極均連接所述時鐘信號 CLK;所述第十三PMOS晶體管P13的漏極連接所述第七反相器F7的信號輸入端以及所述第 十八NMOS晶體管N18的漏極；所述第十四PMOS晶體管P14的漏極連接所述第八反相器F8 的信號輸入端以及所述第十九NMOS晶體管N19的漏極；所述第十八NMOS晶體管N18的柵 極、第十九NMOS晶體管N19的柵極均連接所述時鐘信號CLK;所述第十八NMOS晶體管N18 的源極連接所述第十四NMOS晶體管N14的漏極以及所述第十六NMOS晶體管N16的漏極； 所述第十九NMOS晶體管N19的源極連接所述第十七NMOS晶體管N17的漏極以及所述第 十五NMOS晶體管N15的漏極；所述第十四NMOS晶體管N14的柵極、第十五NMOS晶體管N15 的柵極分別連接所述第二級主鎖存器的輸出信號L-SABL的延時信號L-SABL-int、所述第 二級主鎖存器的輸出信號的延時信號L-SABL-int的反向；所述第十六NMOS晶體管N16的 柵極以及所述第十七NMOS晶體管N17的柵極均連接所述時鐘信號的延時信號CKD;所述第 十四NMOS晶體管N14的源極、第十五NMOS晶體管N15的源極、第十六NMOS晶體管N16的 源極以及第十七NMOS晶體管N17的源極均接地；所述第七反相器F7的輸出端、第八反相器 F8的輸出端分別為本發明的觸發器的輸出信號DDPL-out的反向、本發明的觸發器的輸出 信號DDPL-out。
[0054] 如圖3c所示，第三級從鎖存器在CLK= 0時對輸出預充到低電平，在CLK上跳沿 后讀取信號L_SABL_int的上跳沿，開啟N14,N15中的一個將相應輸出節點上拉到1，形成 雙軌信號的第一個上跳沿，經過A延遲后的信號CKD的上跳沿開啟N16,N17,將另一個輸 出節點上拉到1，形成雙軌信號的另一個上跳沿。
[0055] 在觸發器電路環境下仿真本發明的第一級數據轉換器的延時，仿真工具是 HSPICE，基于SMIC40nm工藝庫，輸入由信號源給出，輸入信號上升沿相對時鐘沿滯后一段 時間，以模擬實際情況下的輸入。觀測從輸入信號DDPL_in上升沿到輸出信號SABL信號上 升沿之間的延時，波形如圖5所示，延時結果如表1所示。表格中時間單位是E-l1秒，XY指 圖la中提出的第一級數據轉換器，Pro指本發明中提出的第一級數據轉換器，波形圖中分 別給出了時鐘CLK、輸入信號DDPL_in和輸出信號SABL。由波形和數據可知，本發明提出的 第一級數據轉換器能實現時序轉換的功能，由DDPL邏輯轉換為SABL邏輯，以及相對于現有 技術的結構而言，提出的結構延時縮短了 4