一種基于延時的雙軌預充邏輯觸發器的制造方法
【技術領域】
[0001] 本發明涉及觸發器技術領域，更具體涉及一種基于延時的雙軌預充邏輯觸發器。
【背景技術】
[0002] 由于基于延時的雙軌預充邏輯DDPL信號僅僅在時鐘信號CLK上跳沿或者下跳沿 附近短暫時間體現，其余時間雙軌上的信號是一致且固定的，無法延續太長的時間，因此現 有的DDPL觸發器設計都是基于將DDPL信號轉換成能保存一定時間的信號格式如互補金屬 氧化物半導體CMOS信號的DDPL信號，再在下個求值周期到來時將數據輸出，實現觸發器的 功能。在文獻現有技術中已經有幾種DDPL觸發器被提出，其中一種是通過將DDPL信號轉換 到CMOS信號，然后在此基礎上在下一個求值周期到來時轉換成DDPL信號輸出，這種D-C-D 電路結構的觸發器結構復雜，延遲大、功耗高，速度慢，功耗不平衡。
[0003] 另一種是先將DDPL信號轉換成基于靈敏放大器的邏輯信號SABL信號，再通過一 個類似于SABL信號的主從觸發器結構將數據保持到下一個求值周期到來時再輸出，輸入 信號通過DDPL-SABL轉換器轉換成SABL信號，再由第二級DDPLp型主鎖存器在時鐘信號 CLK下跳沿對SABL信號進行采樣，但由于SABL信號也是一個具有預充周期和求值周期之 分的信號模式，雖然在此時SABL信號會由于預充有一個跳變并且跳變有一定的延時，但時 間長度不足以讓第二級鎖存器采樣成功，因此在兩級電路中引入了一個由3級反相器組成 的模塊延時，保證采樣的保持時間，并對信號進行需要的反相操作。同樣的延時模塊也存 在于第二級主鎖存器和第三級從鎖存器之間，起到同樣的延遲SABL信號，保證采樣的保持 時間。第三級從鎖存器在時鐘信號CLK上跳沿采樣并鎖存信號的同時將SABL信號轉換成 DDPL信號輸出。
[0004]第一級數據轉換器DDPL-SABL的輸入實際上是P型的DDPL信號，在時鐘信號CLK低電平時將輸出預充到低電平，DDPL輸入信號DDPL_in上升沿在時鐘上跳沿之后，此時由 DDPL_in雙軌信號上升沿之間的延時通過異或門產生一個脈沖信號CKB用來開啟兩個傳輸 門，并由此將對應的輸出端上拉到高電平，由此實現設想的第一級轉換器功能。圖la中， SABL表不經過第一級數據轉換器的輸出信號；DDPL_in表不輸入信號。
[0005] 第二級主鎖存器在時鐘信號CLK為低時將輸出預充到高電平，CLK上跳沿后采樣 SABL信號的延時后的信號SABL_int下跳沿，將相應輸出節點下拉到低電平。本電路防止了 電荷分享，同時避免了預充電路中出現的直流通路。圖lb中，L-SABL表示經過第二級主鎖 存器處理的輸出信號；SABL_int為輸入信號。
[0006] 第三級從鎖存器在CLK= 0時對輸出預充到低電平，在時鐘信號CLK上跳沿后讀 取經過第二級主鎖存器處理后輸出信號經過延時后的信號L-SABL-int的上跳沿，形成雙 軌信號的第一個上跳沿，經過延遲后，形成雙軌信號的另一個上跳沿；經過第三極從鎖存器 的處理后輸出的信號即為觸發器的輸出信號DDPL-out。
[0007] 后對第二級主鎖存器進行了簡化，簡化后的電路圖如圖2所示。
[0008] 如圖la、圖lb所示的結構加長了求值管的長度，并且功耗大、速度慢。
[0009] 如圖2所示的結構簡單，但其傳輸延時小并且存在電荷分享的問題。
【發明內容】
[0010] (一）要解決的技術問題
[0011] 本發明要解決的技術問題是如何降低DDPL觸發器的延時、功耗，提高速度和功耗 平衡，同時避免電荷分享問題。
[0012] (二）技術方案
[0013] 為了解決上述技術問題，本發明提供了一種基于延時的雙軌預充邏輯觸發器，包 括第一級數據轉換器、第二級主鎖存器以及第三級從鎖存器，所述第一級數據轉換器將基 于延時的雙軌預充邏輯信號轉換為基于靈敏放大器的邏輯信號，所述第二級主鎖存器對所 述于靈敏放大器的邏輯信號的延時信號進行采集并鎖存；所述第三級從鎖存器對所述第二 級主鎖存器的輸出信號的延時信號進行采集并鎖存；
[0014] 所述第一級數據轉換器包括第一、第二、第三、第四PMOS晶體管，第一、第二、第 三、第四、第五NMOS晶體管以及第一、第二反相器；
[0015] 所述第一PMOS晶體管的源極、第二PMOS晶體管的源極、第三PMOS晶體管的源極、 第四PMOS晶體管的源極均連接電源，所述第一PMOS晶體管的柵極、第二PMOS晶體管的柵 極均連接時鐘信號，所述第三PMOS晶體管的柵極、第四PMOS晶體管的柵極分別連接所述第 四NM0S晶體管的柵極、第五NM0S晶體管的柵極；所述第一PMOS晶體管的漏極、第三PMOS 晶體管的漏極、第四NMOS晶體管的漏極、第一反相器的輸入端均連接所述第五NMOS晶體管 的柵極，所述第二PMOS晶體管的漏極、第四PMOS晶體管的漏極、第五NM0S晶體管的漏極、 第二反相器的輸入端均連接所述第四NMOS晶體管的柵極；所述第四NMOS晶體管的源極、第 五NMOS晶體管的源極分別連接所述第二NMOS晶體管的漏極、第三NMOS晶體管的漏極；所 述第二NMOS晶體管的源極、第三NMOS晶體管的源極均連接所述第一NMOS晶體管的漏極， 所述第二NMOS晶體管的柵極、第三NMOS晶體管的柵極分別連接輸入信號和所述輸入信號 的反向；所述第一NMOS晶體管柵極連接所述時鐘信號，其源極接地；所述第一反相器的輸 出端、第二反相器的輸出端分別為基于靈敏放大器的邏輯信號的反向、基于靈敏放大器的 邏輯信號。
[0016] 優選地，所述第二級主鎖存器包括第五、第六、第七、第八PMOS晶體管，第六、第 七、第八、第九、第十、第i^一NMOS晶體管以及第三、第四反相器；
[0017] 所述第五PMOS晶體管的源極、第六PMOS晶體管的源極均連接電源，所述第五PMOS 晶體管的柵極、第六PMOS晶體管的柵極分別連接所述基于靈敏放大器的邏輯信號的延時 信號、所述基于靈敏放大器的邏輯信號的延時信號的反向；所述第五PMOS晶體管的漏極連 接所述第七PMOS晶體管的源極以及所述第八NMOS晶體管的漏極；所述第八NMOS晶體管 的柵極連接所述基于靈敏放大器的邏輯信號的延時信號，其源極連接所述第六NMOS晶體 管的漏極；所述第七PMOS晶體管柵極連接所述時鐘信號，其漏極連接所述第三反相器的信 號輸入端以及所述第十NMOS晶體管的漏極；所述第六NMOS晶體管的柵極、第十NMOS晶體 管的柵極均連接所述時鐘信號；所述第六NMOS晶體管的源極、第十NMOS晶體管的源極均接 地；所述第六PMOS晶體管的漏極連接所述第八PMOS晶體管的源極以及所述第九NMOS晶體 管的漏極；所述第八PMOS晶體管的柵極連接所述時鐘信號，其漏極連接所述第四反相器的 輸入端以及所述第十一NMOS晶體管的漏極；所述第九NMOS晶體管的柵極連接所述基于靈 敏放大器的邏輯信號的延時信號的反向，其源極連接所述第七NM0S晶體管的漏極；所述第 十一NMOS晶體管的柵極、第七NMOS晶體管的柵極均連接所述時鐘信號；所述十一NMOS晶 體管的源極、第七NMOS晶體管的源極均接地；所述第三反相器、第四反相器的輸出端分別 為所述第二級主鎖存器的輸出信號、所述第二級主鎖存器的輸出信號的反向。
[0018] 優選地，所述第二級主鎖存器包括第九、第十、第十一、第十二PM0S晶體管，第 十二、第十三NMOS晶體管以及第五、第六反相器；
[0019] 所述第九PMS0晶體管的源極、第十PM0S晶體管的源極均連接電源；所述