新型小面積時鐘獨立SRPG電路系統的制作方法

本發明屬于電路技術領域，尤其涉及一種新型小面積時鐘獨立srpg電路系統。

背景技術：

狀態保留電源控制單元（srpg，以下將狀態保留電源控制單元簡稱為srpg）是標準單元庫中一員，在低功耗soc系統設計中扮演著非常重要的角色。隨著半導體工藝的不斷進步，器件尺寸不斷縮小而器件的漏電流則可能會增大，因而在soc系統設計的過程中，采用傳統的降低漏電流的辦法越來越難以達到低功耗的設計目標，于是使用面積小且響應速度快的srpg單元就顯得非常有必要。采用控制電源（powergate）的辦法（也即在系統休眠狀態下，將系統或者模塊的電源完全切斷）可以達到降低漏電流的目的，這種情況下除非提供一個保留狀態的寄存器，否則系統原先的狀態將徹底丟失。狀態保留電源控制單元（srpg）電路的做法就是：在電路的其它部分處于斷電情況下，僅僅采用一個鎖存器來保持電路斷電之前的邏輯狀態的。

srpg電路分為時鐘狀態獨立的srpg單元與非時鐘狀態獨立的srpg單元。非時鐘獨立srpg單元的優點是面積小且漏電流低，它的缺點是在斷電的情況下必須讓其時鐘處于某一種固定的狀態（比如說必須處于“0”態或者必須處于“1”態）。而時鐘獨立srpg單元的優點是在斷電的情況下無需考慮其時鐘處于何種狀態，缺點是電路物理面積較大。

現有技術中，srpg電路分為時鐘狀態獨立的srpg單元與時鐘狀態非獨立得srpg單元。參見圖1-3所示，時鐘獨立srpg單元電路的一種形式：nd0、iv0、iv1組成邏輯控制電路；mp0、mp1、mp2、mn0、mn1、mn2組成輸入控制電路；iv2a、iv2b組成第一級鎖存器；buf0為第一級傳輸門；iv3a與iv3b組成第二級鎖存器；iv4為第二級傳輸門；iv5為srpg單元的反相器輸出門。其中邏輯控制電路與iv3a及iv3b的電源為vddc，是不間斷電源。連接在此srpg單元的其它器件上的電源（vdd）在休眠模式或斷電模式下都可切斷至“0”電位。

此srpg電路單元的工作狀態分析如下：

正常工作模式下，pgb=1時，vdd正常供電，數據輸入端din的數據可以從srpg單元中輸入并鎖存，其工作原理為：clk=0時，sw=0，din通過mp2、mn2輸入到iv2a，db=~din，n0=din；當clk=1時，sw=1，iv2b導通，將數據鎖存，同時buf0也導通，din可以被iv5送到q端，也即qb=din，q=~din。

休眠省電模式下，pgb=0時，然后vdd電源被切斷，vddc正常供電，此時srpg單元進入休眠省電模式，同時原先內部鎖存的din狀態要保持，其工作原理為：pgb=0，sw=0，swb=1，mp0、mp1、mp2、mn0、mn1、mn2組成的輸入控制部分關閉，外部din數據不會輸入；由于vdd處于斷電狀態，iv2a、iv2b以及buf0與iv4都處于掉電狀態，db與n0為不定態；iv3a與iv3b由于被接到不間斷電源vddc上，且此時sw=0使得iv3a與iv3b形成鎖存狀態，從而qb的數據狀態（也即之前輸入的din的數據狀態）得以保持。

狀態恢復模式下，vdd電源接通如果此時pgb=0時，mp0、mp1、mp2、mn0、mn1、mn2組成的輸入控制部分仍處于關閉狀態，而iv4導通，將iv3a與iv3b鎖存的qb的數據狀態傳送給由iv2a與iv2b組成的第一級鎖存器，也即db=qb，因而srpg單元之前的數據狀態得以恢復。

正常供電情況下（vdd與vddc正常供電）srpg在clk=0時接收din數據，clk=1時數據在第一級鎖存器（iv2a與iv2b）鎖存并通過buf0與iv5送往下一級；

pgb=0且vdd還在正常供電時，din無法通過數據輸入控制電路，第一級鎖存器與第二級鎖存器導通，din被鎖存在db與qb；

vdd斷電情況下，由于vdd斷電且只有vddc正常供電，因而iv3a與iv3b仍然導通，din被iv3a與iv3b鎖存，srpg單元的其它器件處于休眠狀態；

vdd恢復但pgb=0時，由于iv4導通且iv3a與iv3b導通，db恢復到qb的狀態并被第一級鎖存器（iv3a與iv3b）；

vdd恢復且pgb由0變1時，srpg單元進入正常工作模式。

綜上所述，現有技術存在的問題是：

現有srpg單元，由于vdd斷電后，原先din的數據狀態要保持，就必須增加第二級數據鎖存器(iv3a與iv3b)，而恢復階段，為了將第二級數據鎖存器(iv3a與iv3b)的數據恢復且傳遞給第一級鎖存器，就必須增加iv4，從而增大了srpg單元的面積，導致電路的成本增加，從而增加整個soc芯片成本；且現有技術喚醒響應速度慢。

技術實現要素：

為了解決現有技術存在的問題，本發明提供了一種新型小面積時鐘獨立srpg電路系統。

本發明是通過以下技術手段實現的：

一種新型小面積時鐘獨立srpg電路系統，采用原本用作正常工作模式下的一級鎖存器作為休眠模式下的數據狀態保持電路并通過合理的時序控制，取消以往普通的時鐘獨立srpg單元電路中用作狀態保持電路的二級鎖存器，同時還取消了用來恢復數據的第二級傳輸門，既能達到以往普通的時鐘獨立srpg單元電路的狀態保持功能，又能減小整個電路的面積，降低電路成本，提升狀態恢復的響應速度。

本發明的新型小面積時鐘獨立srpg電路系統包括邏輯控制電路、鎖存器數據輸入控制電路、鎖存器、傳輸門和數據輸出門；

所述邏輯控制電路用于產生所述srpg電路的開關信號sw，由與非門、零號反相器和一號反相器，所述與非門的一個輸入端接時鐘信號clk，所述與非門的另一個輸入端和所述一號反相器的輸入端接電源接通控制信號pgb，所述一號反相器的輸出端接電源接通控制信號pg，所述與非門的輸出端與所述零號反相器的輸入端連接，所述零號反相器的輸出端接開關信號swb；所述與非門和所述零號反相器由不間斷電源vddc供電，所述一號反相器由可間斷電源vdd供電；

所述鎖存器數據輸入控制電路由三號pmos管、四號pmos管、五號pmos管與五號nmos管、四號nmos管、三號nmos管的源、漏極相互串聯而成；其中，所述三號pmos管的柵極接電源接通控制信號pg，所述三號pmos管的源極接可間斷電源vdd；所述三號nmos管的柵極接電源接通控制信號pgb，所述三號nmos管的源極接地；所述四號pmos管的柵極與所述四號nmos管的柵極相連構成所述數據輸入控制電路的輸入端接數據輸入信號din；所述五號pmos管的柵極接開關信號sw，所述五號nmos管的柵極接開關信號swb，所述五號pmos管的漏極和所述五號nmos管的漏極相連構成所述數據輸入控制電路的輸出端接db端；當clk=0時將所述數據輸入信號din輸入到所述鎖存器數據輸入控制電路；

所述鎖存器作為所述srpg電路休眠模式下的數據狀態保持電路，由六號反相器和六號三態門反相器組成；其中，所述六號反相器的輸入端接db端，所述六號反相器的輸出端接n0端；所述六號三態門反相器的輸入端接n0端，所述六號三態門反相器的輸出端接db端，所述六號反相器和所述六號三態門反相器均由不間斷電源vddc供電；當sw=1時將db狀態鎖存在所述鎖存器；

所述傳輸門由緩沖器組成，用于傳輸緩沖，所述緩沖器由可間斷電源vdd供電，受開關信號sw控制，所述緩沖器的輸入端接n0端，所述緩沖器的輸出端接qb端，所述緩沖器的傳輸使能信號為開關信號sw；當sw=1時qb=n0=~db；

所述數據輸出門作為所述srpg電路的反相器輸出電路，由七號反相器組成，所述七號反相器的輸入端接qb端，所述七號反相器的輸出端接下一級電路的輸入端。

本發明的優點及積極效果為：

本發明中，由于復用一級鎖存器作為正常工作模式的數據鎖存以及vdd電源斷電后的數據狀態鎖存，相比以往的普通時鐘獨立srpg電路單元（需要額外增加二級鎖存器作為斷電后的數據狀態鎖存電路，且需要增加第二級傳輸門作為數據恢復電路）節省了電路面積；并且，因為vdd斷電后，原先的數據狀態直接被一級鎖存器鎖存，當vdd恢復上電后，數據無需通過以往電路中的第二級傳輸門而傳輸到db，相比以往的普通的時鐘獨立srpg電路單元，其狀態恢復的響應速度更快。

附圖說明

圖1為現有技術的時鐘獨立srpg單元電路系統和本發明的新型小面積時鐘獨立srpg電路系統的邏輯控制電路圖；

圖2為現有技術的時鐘獨立srpg單元系統的電路圖；

圖3為現有技術的時鐘獨立srpg單元電路系統的工作時序圖；

圖4為本發明的新型小面積時鐘獨立srpg電路系統的電路圖；

圖5為本發明的新型小面積時鐘獨立srpg電路系統的工作時序圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。

下面結合附圖對本發明的應用原理作詳細描述。

參見圖2和圖4所示，一種新型小面積時鐘獨立srpg電路系統，采用原本用作正常工作模式下的一級鎖存器iv2a與iv2b作為休眠模式下的數據狀態保持電路并通過合理的時序控制，取消以往普通的時鐘獨立srpg單元電路中用作狀態保持電路的二級鎖存器iv3a與iv3b，同時還取消了用來恢復數據的第二級傳輸門iv4，既能達到以往普通的時鐘獨立srpg單元電路的狀態保持功能，又能減小整個電路的面積，降低電路成本，提升狀態恢復的響應速度。

參見圖1和圖4所示，本發明的新型小面積時鐘獨立srpg電路系統包括邏輯控制電路、鎖存器數據輸入控制電路、鎖存器、傳輸門和數據輸出門。

所述邏輯控制電路用于產生所述srpg電路的開關信號sw，由與非門nd0、零號反相器iv0和一號反相器iv1，所述與非門nd0的一個輸入端接時鐘信號clk，所述與非門nd0的另一個輸入端和所述一號反相器iv1的輸入端接電源接通控制信號pgb，所述一號反相器iv1的輸出端接電源接通控制信號pg，所述與非門nd0的輸出端與所述零號反相器iv0的輸入端連接，所述零號反相器iv0的輸出端接開關信號swb；所述與非門nd0和所述零號反相器iv0由不間斷電源vddc供電，所述一號反相器iv1由可間斷電源vdd供電；

所述鎖存器數據輸入控制電路由三號pmos管（pm3）、四號pmos管（pm4）、五號pmos管（pm5）與五號nmos管（nm5）、四號nmos管（nm4）、三號nmos管（nm3）的源、漏極相互串聯而成；其中，所述三號pmos管（pm3）的柵極接電源接通控制信號pg，所述三號pmos管（pm3）的源極接可間斷電源vdd；所述三號nmos管（nm3）的柵極接電源接通控制信號pgb，所述三號nmos管（nm3）的源極接地；所述四號pmos管（pm4）的柵極與所述四號nmos管（nm4）的柵極相連構成所述數據輸入控制電路的輸入端接數據輸入信號din；所述五號pmos管（pm5）的柵極接開關信號sw，所述五號nmos管（nm5）的柵極接開關信號swb，所述五號pmos管（pm5）的漏極和所述五號nmos管（nm5）的漏極相連構成所述數據輸入控制電路的輸出端接db端；當clk=0時將所述數據輸入信號din輸入到所述鎖存器數據輸入控制電路；

所述鎖存器作為所述srpg電路休眠模式下的數據狀態保持電路，由六號反相器（iv6a）和六號三態門反相器（iv6b）組成；其中，所述六號反相器（iv6a）的輸入端接db端，所述六號反相器（iv6a）的輸出端接n0端；所述六號三態門反相器（iv6b）的輸入端接n0端，所述六號三態門反相器（iv6b）的輸出端接db端，所述六號反相器（iv6a）和所述六號三態門反相器（iv6b）均由不間斷電源vddc供電；當sw=1時將db狀態鎖存在所述鎖存器；

所述傳輸門由緩沖器（buf1）組成，用于傳輸緩沖，所述緩沖器（buf1）由可間斷電源vdd供電，受開關信號sw控制，所述緩沖器（buf1）的輸入端接n0端，所述緩沖器（buf1）的輸出端接qb端，所述緩沖器（buf1）的傳輸使能信號為開關信號sw；當sw=1時qb=n0=~db；

所述數據輸出門作為所述srpg電路的反相器輸出電路，由七號反相器（iv7）組成，所述七號反相器（iv7）的輸入端接qb端，所述七號反相器（iv7）的輸出端接下一級電路的輸入端q。

下面結合基本操作方法對本發明作進一步描述。

1）正常工作模式下，pgb=1時，vdd正常供電，數據輸入端din的數據可以從srpg單元中輸入并鎖存，其工作原理為：clk=0時，sw=0，din通過mp5、mn5輸入到iv6a，db=~din，n0=din；當clk=1時，sw=1，iv6b導通，將數據鎖存，同時buf1也導通，din可以被iv7送到q端，也即qb=din，q=~din。

2）休眠省電模式下，pgb=0時，然后vdd電源被切斷，vddc正常供電，此時srpg單元進入休眠省電模式，內部鎖存的din狀態保持，工作原理為：pgb=0，sw=1，mp3、mp4、mp5、mn3、mn4、mn5組成的輸入控制部分關閉，外部din數據不會輸入；由于vddc不間斷供電，iv6a、iv6b形成鎖存，db與n0的狀態保持（也即原先外部輸入的din的數據狀態得以保持）；buf1處于掉電狀態，qb為不定態。

3）狀態恢復模式下，vdd電源接通如果此時pgb=0時，mp3、mp4、mp5、mn3、mn4、mn5組成的輸入控制部分仍處于關閉狀態，buf1導通，將iv6a與iv6b鎖存的db的數據狀態傳送給qb，也即qb=db，因而srpg單元電路之前的數據狀態得以恢復。

參見圖5所示，本發明實施例提供的新型時鐘獨立srpg電路系統的工作時序如下：

時間1是正常供電情況下（vdd與vddc正常供電）srpg在clk=0時接收din數據，clk=1時數據在鎖存器（iv6a與iv6b）中鎖存并通過buf1與iv7送往下一級；

時間2是pgb=0且vdd還在正常供電時，din無法通過數據輸入控制電路，鎖存器iv6a與iv6b導通（因iv6a與iv6b的電源為不間斷電源vddc），din被鎖存在db與n0；

時間3是vdd斷電情況下，由于vdd斷電且只有vddc正常供電，因而iv6a與iv6b仍然導通，din被iv6a與iv6b鎖存，srpg單元電路的其它器件處于休眠狀態；

時間4是vdd恢復但pgb=0時，由于buf1導通，qb恢復到db的狀態；

時間5是vdd恢復且pgb由0變1時，srpg單元進入正常工作模式。

本發明中，由于留用iv6a（iv2a）與iv6b（iv2b）作為正常工作模式的數據鎖存以及vdd電源斷電后的數據狀態鎖存，不像以往的普通時鐘獨立srpg電路單元那樣需要額外增加iv3a與iv3b作為斷電后的數據狀態鎖存電路，且無需上電數據恢復電路iv4，更節省了電路面積；且因為vdd斷電后，原先的數據狀態直接被iv6a與iv6b鎖存，當vdd恢復上電后，數據無需通過以往電路中的iv4而傳輸到db，相比以往的普通的時鐘獨立srpg電路單元，具有更小的電路面積，其狀態恢復的響應速度更快。

以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。