GV2之后,在襯覆空腔CVO的第一絕緣層6的底部之上的第一絕緣材料7余留有高度h,例如,40nm。
[0050]該蝕刻GV2也是已知的常規蝕刻,例如,利用含有氣體諸如CHxFy的化學組成的反應尚子蝕刻。
[0051]附加絕緣層8有利地足夠厚以能夠用作針對蝕刻GVl的蝕刻阻擋層,并且足夠薄以不干擾蝕刻GV2并且使硅化區51有效地暴露出來。包括在5nm與20nm之間的厚度是可接受的厚度。在實踐中,附加絕緣層8具有大約1nm的厚度。
[0052]接下來,如圖18和圖19所示,用導電填充材料,例如銅、鎢或者鋁,填充在蝕刻GV2之后獲得的孔口 102。按照常規方式通過沉積進行該填充,之后進行化學機械拋光。
[0053]如可以在圖18和圖19中看出,此處的集成電路包括有源區ZA,該有源區ZA位于半導體襯底3之上。空腔CVO與有源區ZA接界,并且在絕緣區2(并且可能地,絕緣區4)中盡可能遠地延伸到此處由載體襯底I的部分形成的半導體區域的附近。導電接觸CTC位于絕緣多層內,并且存在于有源區ZA上,并且進入到空腔中。
[0054]此處的該絕緣多層包括第一絕緣層6,該第一絕緣層6覆蓋了在接觸CTC外部的有源區,至少部分地襯覆空腔CVO的壁,并且具有位于接觸CTC與半導體區域I之間的區段60。
[0055]絕緣多層還包括絕緣區域,該絕緣區域在第一絕緣層6之上。該絕緣區域包括:圍繞接觸CTC的第一絕緣材料7和第二絕緣材料9、以及附加絕緣層8。該附加絕緣層8具有:覆蓋了在接觸CTC外部的第一絕緣層6的第一部分80;以及此處位于絕緣材料7與材料9之間并且與襯覆空腔CVO的壁的這部分第一絕緣層6相隔一定距離的第二部分81。
[0056]為了圖示本實用新型的一個變型,更加具體地參照圖20至圖35。
[0057]根據本變型的方法也從在圖2至圖5中圖示的步驟開始。
[0058]然后,如圖20和圖21所示,將覆蓋第一絕緣層6的附加絕緣層12沉積在圖4和圖5中圖示的結構上。
[0059]該附加絕緣層12形成勢皇層,并且其相對于第一絕緣層6可以選擇性地蝕刻。換言之,附加絕緣層12配置為在對第一絕緣層6蝕刻期間不被蝕刻或者幾乎不被蝕刻。
[0060]通過指示的方式,第一絕緣層6可以包括氮化硅,而附加絕緣層12可以包括高介電常數k(通常高于15)的介電材料。這種電介質可以是,例如,A102、Hf02、AlN、TiN或者T12,并且不限于這些示例。
[0061]接下來,如圖22和圖23所示,將第一絕緣材料7沉積在該附加絕緣層12上。在該沉積之后,進行化學機械拋光,使得能夠獲得在圖24和圖25中圖示的結構。更加精確地說,附加絕緣層12余留在空腔中,但是在第一絕緣層6的其他部分之上,尤其是在有源區ZA之上,已經被去除。
[0062]在這方面,附加絕緣層12有利地足夠厚以用作蝕刻阻擋層,并且足夠薄以不破壞化學機械拋光。
[0063]包括在2nm與15nm之間的厚度是可接受的厚度。通常,附加絕緣層12的厚度是大約6nm。
[0064]接下來,如圖26和圖27所示,沉積第二絕緣材料9,通常是TEOS氧化物。接下來,按照與上面描述的方式類似的方式,在掩膜10中形成使得能夠限定出接觸CTC的幾何形狀的孔口 100(圖28和圖29)。
[0065]接下來,進行例如與蝕刻GVl相同的蝕刻GV4。一方面,該蝕刻GV4在有源區ZA之上的第一絕緣層6上停止,并且另一方面,該蝕刻GV4在空腔CVO的底部中的附加絕緣層12上停止。
[0066]由此形成孔口 103(圖30和圖31)。
[0067]接下來,進行蝕刻GV5,這使得能夠選擇性地蝕刻附加絕緣層6,而不蝕刻或者近乎不蝕刻附加絕緣層12。
[0068]該蝕刻GV5是,例如,利用含有氣體諸如CHxFy的化學組成的反應離子蝕刻。
[0069]然后,獲得開口到有源區ZA的硅化區51上并且開口到在空腔CVO的底部中的附加絕緣層12上的孔口 104。(圖32和圖33)。
[0070]接下來,按照與上面描述的方式類似的方式,填充孔口104以便形成導電接觸CTC(圖34和圖35)。
[0071]在空腔CVO的底部中存在附加絕緣層12由此可以避免穿透第一絕緣層6,并且因此避免在接觸CTC的端部與載體襯底I的相鄰部分之間的短路。
[0072]如可以在圖34和圖35中看出,此時的絕緣多層包括:第一絕緣層6,該第一絕緣層6覆蓋在接觸CTC外部的有源區ZA并且襯覆空腔CVO的壁;以及附加絕緣層12,該附加絕緣層12覆蓋第一絕緣層6的襯覆空腔的壁的部分。在空腔CVO中,接觸CTC已經到達該附加絕緣層
12ο
[0073]而且,按照與上面描述的方式類似的方式,絕緣多層還包括絕緣區域,該絕緣區域位于第一絕緣層6和附加絕緣層12之上、并且包括圍繞接觸CTC的第一絕緣材料7和第二絕緣材料9。
[0074]本實用新型不限于剛剛描述的實施方法和實施例,而是囊括任何變型。
[0075]襯底也可以是支承了凸起有源區域的塊體襯底。
[0076]本實用新型可以應用于任何類型的晶體管,尤其是平面MOS晶體管,但是也可以應用于FinFET MOS晶體管。
【主權項】
1.一種集成電路,其特征在于,包括: 至少一個有源區,所述至少一個有源區位于半導體襯底之上, 空腔,所述空腔與有源區接界,并且在絕緣區中延伸到半導體區域的附近, 絕緣多層;以及 導電接觸,所述導電接觸在所述絕緣多層內、存在于所述有源區上并且進入到所述空腔中, 其中所述絕緣多層包括: 第一絕緣層,所述第一絕緣層覆蓋了在所述接觸外部的所述有源區,至少部分地襯覆所述空腔的壁,并且具有定位在所述接觸與所述半導體區域之間的區段, 絕緣區域,所述絕緣區域在所述第一絕緣層之上,包括圍繞所述接觸的至少一種絕緣材料,以及 附加絕緣層,所述附加絕緣層具有:第一部分,覆蓋了在所述接觸外部的所述第一絕緣層;以及第二部分,定位在所述接觸外部,在所述至少一種絕緣材料內,并且與所述第一絕緣層的至少部分地襯覆所述空腔的所述壁的所述部分相隔一定距離。2.根據權利要求1所述的集成電路,其特征在于,其中所述附加絕緣層的材料與所述第一絕緣層的材料相同。3.根據權利要求2所述的集成電路,其特征在于,其中所述附加絕緣層和所述第一絕緣層包括氮化硅。4.根據權利要求1所述的集成電路,其特征在于,其中所述附加絕緣層的厚度在5納米與20納米之間。5.根據權利要求1所述的集成電路,其特征在于,其中所述半導體襯底是由埋入式絕緣層承載的半導體膜,所述埋入式絕緣層自身又由載體襯底承載,所述埋入式絕緣層包括所述絕緣區的至少一部分,所述半導體區域是所述載體襯底的部分。6.一種集成電路,其特征在于,包括: 至少一個有源區,所述至少一個有源區位于半導體襯底之上, 空腔,所述空腔與有源區接界,并且在絕緣區中延伸到半導體區域的附近, 絕緣多層;以及 導電接觸,所述導電接觸在所述絕緣多層內、存在于所述有源區上并且進入到所述空腔中, 其中所述絕緣多層包括: 第一絕緣層,所述第一絕緣層覆蓋了在所述接觸外部的所述有源區,并且襯覆所述空腔的壁, 附加絕緣層,所述附加絕緣層覆蓋所述第一絕緣層的襯覆所述空腔的所述壁的所述部分,所述接觸在所述空腔中到達該附加絕緣層,以及 絕緣區域,所述絕緣區域在所述第一絕緣層和所述附加絕緣層之上,包括圍繞所述接觸的至少一種絕緣材料。7.根據權利要求6所述的集成電路,其特征在于,其中所述第一絕緣層包括氮化硅,并且所述附加絕緣層包括高介電常數氧化物。8.根據權利要求6所述的集成電路,其特征在于,其中所述半導體襯底是由埋入式絕緣層承載的半導體膜,所述埋入式絕緣層自身又由載體襯底承載,所述埋入式絕緣層包括所述絕緣區的至少一部分,所述半導體區域是所述載體襯底的部分。
【專利摘要】本實用新型的各個實施例涉及集成電路。集成電路包括有源區,該有源區位于半導體襯底之上。空腔與有源區接界,并且在絕緣區中盡可能遠地延伸到半導體區域的附近。提供絕緣多層,并且導電接觸在該絕緣多層內延伸以存在于有源區上并且進入到空腔內。絕緣多層包括第一絕緣層,該第一絕緣層覆蓋了在接觸外部的有源區并且襯覆空腔的壁。附加絕緣層覆蓋了第一絕緣層的襯覆空腔的壁的部分。接觸到達在空腔中的附加絕緣層。絕緣區域位于由圍繞接觸的絕緣材料制成的附加絕緣層和第一絕緣層之上。
【IPC分類】H01L23/48, H01L21/768
【公開號】CN205282459
【申請號】CN201520975979
【發明人】E·佩蒂特普瑞茲
【申請人】意法半導體(克洛爾2)公司
【公開日】2016年6月1日
【申請日】2015年11月30日