集成電路的制作方法
【專利說明】集成電路
[0001]相關申請的交叉引用
[0002]本申請要求2015年6月18日提交的法國專利申請1555588號的優先權，其公開內容以引用的方式并入本文。
技術領域
[0003]本實用新型涉及集成電路，并且更加具體地，涉及在集成電路的有源區上，例如晶體管漏極或者源極區上，制造伸出到與這些有源區接界的絕緣區之上的接觸。
【背景技術】
[0004]在其上制造有集成電路的襯底可以是絕緣體上硅(SOI)襯底，并且更加具體地，可以是全耗盡型絕緣體上硅(FDSOI)襯底，但該示例并非限制性的。
[0005]絕緣體上硅襯底包括半導體膜，該半導體膜例如由硅或者硅合金制成，例如硅鍺合金，位于通常稱為“BOX”(即，“埋入式氧化物”)的埋入式絕緣層之上，埋入式絕緣層自身則位于載體襯底例如半導體阱之上。
[0006]在rosoi技術中，半導體膜是全耗盡的，S卩，其由本征半導體材料組成。其厚度一般大約為幾納米。而且，埋入式絕緣層自身的厚度一般是薄的，大約為十納米。
[0007]考慮到半導體膜的小厚度，晶體管的源極和漏極包括相對于半導體膜凸起的區段，以便在這些區域與晶體管的溝道區域之間確保足夠的電連接。
[0008]這種凸起的源極和漏極區域(RSD)通常通過外延來獲得。
[0009]為了使得能夠通過外延制造凸起的源極和漏極區，例如，使用脫氧工藝提前清潔硅的表面，這導致在相鄰的絕緣區中形成空腔。
[0010]而且，在常見的集成工藝中，當希望在位于與多晶硅線相距小的精確控制的距離(例如，位于兩條多晶硅線之間)的有源區上制造接觸時，使用光刻掩膜限定出接觸的幾何形狀會引起制造了伸出到所述絕緣空腔之上的接觸。
[0011 ]此外，在這種情況下，接觸的常規制造工藝引起空腔被穿透，從而導致在接觸的金屬端部與相鄰的這部分載體襯底之間的短路。
[0012]避免該穿透的一種方式由以下步驟組成:使用兩個光刻掩膜來限定出接觸的幾何形狀，從而使得后者不從有源區突出。
[0013]然而，這種方法實施起來很昂貴。
【實用新型內容】
[0014]根據另一方面，提供了一種集成電路，該集成電路包括:至少一個有源區，該至少一個有源區位于半導體襯底之上；空腔，該空腔與有源區接界并且在絕緣區中盡可能遠地延伸到半導體區域的附近;絕緣多層和導電接觸，該導電接觸在出現在有源區上并且進入到空腔中的絕緣多層內。
[0015]根據該其他方面的一個一般性特征，絕緣多層包括:第一絕緣層，該第一絕緣層覆蓋在所述接觸外部的有源區，至少部分地襯覆空腔的壁，并且具有位于所述接觸與所述半導體區域之間的區段；以及絕緣區域，絕緣區域在第一絕緣層的包括圍繞所述接觸的至少一種絕緣材料之上；以及附加絕緣層，該附加絕緣層位于為具有覆蓋在接觸外部的第一絕緣層的第一部分和位于接觸外部的第二部分，在所述至少一種絕緣材料內，并且與至少部分地襯覆空腔的壁的第一絕緣層的部分相隔一定距離。
[0016]根據一個實施例，附加絕緣層的材料可以與第一絕緣層的材料相同，并且例如，可以包括氮化硅。
[0017]該附加絕緣層的厚度可以包括在5nm與20nm之間。
[0018]作為變型，提供了一種集成電路，該集成電路的絕緣多層包括:第一絕緣層，該第一絕緣層覆蓋在所述接觸外部的有源區并且襯覆空腔的壁;附加絕緣層，該附加絕緣層覆蓋襯覆所述空腔的壁的第一絕緣層的部分，接觸到達在所述空腔中的該附加絕緣層；以及絕緣區域，該絕緣區域在第一絕緣層的頂部和附加絕緣層之上，包括圍繞所述接觸的至少一種絕緣材料。
[0019]根據適用于該變型的一個實施例，第一絕緣層包括氮化硅，并且附加絕緣層包括高介電常數氧化物。
[0020]無論是什么變型，半導體襯底可以是SOI襯底，S卩，包括由載體襯底自身承載的埋入式絕緣層(BOX)承載的半導體膜的襯底。在這種情況下，所述埋入式絕緣層包括所述絕緣區的至少一部分，并且所述半導體區域可以是載體襯底的部分。
【附圖說明】
[0021]在審查對本實用新型的完全非限制性的實施例以及對應附圖的詳細說明時，本實用新型的其他優點和特征將變得顯而易見，其中:
[0022]圖1圖示了根據本實用新型的集成電路的一部分的頂視圖。
[0023]圖2至圖19圖示了根據本實用新型的用于制造接觸的方法的第一變型。
[0024]圖20至圖35圖示了根據本實用新型的用于制造接觸的方法的另一變型。
【具體實施方式】
[0025]圖1示意性地圖示了集成電路IC的一部分的頂視圖，包括此處在有源區ZA，有源區ZA兩側有兩條多晶硅線LP。
[0026]有源區ZA可以是晶體管的源極或者漏極區，晶體管的多晶硅線LP(位于圖1的左偵D從而形成柵極區域。在這種情況下，在多晶硅線LP的另一側將存在另一有源區，并且該另一有源區將形成晶體管的漏極或源極區域。
[0027]因而，一般而言，有源區ZA可以是任何有源區，例如使得能夠制作用于偏置在下方的襯底的接觸的區。
[0028]在此處描述的示例中，集成電路IC包括多條平行的多晶硅線，在圖1右側的兩條線擱置在絕緣區DS上、并且用作協助對柵極區域進行光刻的圖案。
[0029]而且，接觸CTC與多晶硅線LP平行延伸。其實現了與有源區ZA接觸，并且在與多晶硅線LP平行的方向上從該有源區伸出以便與絕緣空腔CVO重疊。
[0030]在現在將描述的示例中，集成電路制造在SOI襯底上，雖然本實用新型并不限于這種類型的襯底。
[0031]而且，在以下附圖中，偶數附圖是沿著在圖1中的線AA的示意性截面圖，而奇數附圖是沿著在圖1中的線BB的示意性截面圖。
[0032]現在將更加具體地參照圖2至圖19對用于制造接觸CTC的方法的第一變型進行詳細描述。
[0033]在圖2和圖3中，在接觸的集成工藝的常規第一階段之后獲得的結構STR包括如上面所描述的SOI襯底，該SOI襯底包括:在埋入式絕緣層2(B0X)上的半導體膜3，埋入式絕緣層2(B0X)自身又由下方的半導體載體襯底I承載。
[0034]在此處描述的示例中，區4是溝槽隔離區，例如，淺溝槽隔離(STI)區。
[0035 ] 有源區ZA通過硅50在兩條多晶硅線LP之間外延而得到。
[0036]該外延的準備要求清潔處理，一般是基于氫氟酸(HF)的濕法處理，這種濕處理在晶片的所有暴露表面上，并且特別是在絕緣區4中，在兩條多晶硅線LP之間，消耗一定量的氧化硅，從而導致形成空腔CVO、CVl、CV2。
[0037]而且，外延區域50和多晶硅線LP已經經歷了硅化處理，有源區由此包括區51，該區51包括金屬硅化物，例如硅化鎳(Ni Si)。
[0038]可以在圖3中看出，空腔CVO的與有源區ZA接界的底部，與載體襯底I的部分相鄰。
[0039]如圖4和圖5所示，將第一絕緣層6，該第一絕緣層6通常是由氮化硅制成的蝕刻阻擋層(該層通常被本領域技術人員設計為接觸蝕刻阻擋層(CESL))，沉積在圖2和圖3中的結構STR上。
[0040]接下來，如圖6和圖7所示，將第一絕緣材料7，例如二氧化硅，沉積在該層6上。
[0041]接下來，進行化學機械拋光(圖8和圖9)。
[0042]在接下來的步驟中，如在圖10和圖11中圖示的，將附加絕緣層8沉積在第一絕緣層6上并且沉積在第一絕緣材料7上，后者特別地填充了空腔CVO。
[0043]該附加絕緣層8還可以是氮化硅層。如在下面更加詳細看出的，其還將用作蝕刻阻擋層。
[0044]接下來，如圖12和圖13所示，沉積第二絕緣材料9，例如，TEOS氧化物。
[0045]接下來，按照已知的常規方式，在掩膜10中制造限定出將來的接觸CTC的幾何形狀的孔口 100。
[0046]接下來，如圖14和圖15所示，通過孔口 100，對第二絕緣材料9進行第一蝕刻GVl，以便限定出開口到附加絕緣層8上的第一孔口 101。
[0047]該第一蝕刻GVl在層8上停止。舉例說明，可以使用利用氟碳化學組成的反應離子蝕刻(RIE)。
[0048]在該階段中，考慮到在空腔CVO之上存在附加絕緣層8，蝕刻GVl尚未蝕刻到存在于空腔CVO中的第一絕緣材料7;倘若該層8不存在，則會蝕刻到存在于空腔CVO中的第一絕緣材料7。
[0049]接下來，如圖16和圖17所示，進行第二蝕刻GV2，使得能夠對層8和層6的部分進行蝕刻以便使有源區ZA的硅化區51暴露出來。而且，該蝕刻GV2還對位于空腔CVO之上的層8進行蝕刻并且消耗第一絕緣材料7的部分。因而，在該蝕刻