功率晶體管及其結終端結構的制作方法
【技術領域】
[0001]本實用新型涉及半導體技術領域，特別是涉及一種功率晶體管及其結終端結構。
【背景技術】
[0002]高壓功率晶體管例如VDMOS (Vertical Double-Diffus1n M0SFET〈Metal-0xide_Semiconductor Field-Effect Transistor?，垂直雙擴散金屬-氧化物-半導體場效應晶體管)和 IGBT (Insulated Gate Bipolar Transistor Feld-Effect Transistor，絕緣棚.雙極型晶體管)的有源區邊緣由于離子注入以及擴散時形成的圓柱結和球面結的電場集中效應，使得擊穿電壓降低較多。傳統的功率晶體管多采用場限環與多晶場板結合、場限環與金屬場板結合的技術。雖然這些技術可以使高壓功率晶體管的常規性能參數達到要求，但是，采用常規的場限環與多晶硅場板(或者金屬場板)的組合技術時，器件的高溫漏電常常較大。高溫反偏后，高壓功率晶體管的高溫漏電使器件長時間發熱受到損傷，進而導致高壓功率器件的常溫擊穿電壓會降低幾十伏或者幾百伏。因此，要實現功率晶體管的高擊穿電壓通常采用增加場限環的個數的方法，這無疑會增加器件的終端總長，使得終端面積較大，從而增大了生產成本。
【實用新型內容】
[0003]基于此，有必要提供一種能夠提高功率晶體管的擊穿電壓且終端面積較小的結終端結構。
[0004]一種功率晶體管的結終端結構，形成于所述功率晶體管的有源區外圍，所述結終端結構包括:第一導電類型的襯底；形成于所述襯底上且由內向外依次設置的過渡場限環、復合場限環結構和截止環；所述復合場限環結構包括場限環以及位于所述場限環內側的第一導電類型環；所述過渡場限環和所述場限環均為第二導電類型的摻雜區；所述截止環為第一導電類型的摻雜區；以及分壓保護結構；所述分壓保護結構包括柵氧化層、場氧化層、第一介質層、第二介質層、多晶硅場板和金屬場板；所述柵氧化層形成于各摻雜區表面；所述場氧化層、所述第一介質層和所述第二介質層形成于各摻雜區一側的襯底上且呈臺階依次向上分布；所述場氧化層的厚度大于所述柵氧化層的厚度；所述多晶硅場板部分覆蓋所述柵氧化層且部分覆蓋所述場氧化層；所述第一介質層設置有第一接觸孔，所述第一接觸孔貫穿所述第一介質層且與所述多晶硅場板相連；所述金屬場板部分覆蓋所述第一介質層和所述第二介質層；所述金屬場板與所述多晶硅場板通過所述第一接觸孔連接。
[0005]在其中一個實施例中，所述第一導電類型環的環寬為3微米?12微米，所述第一導電類型環的結深為4微米?8微米。
[0006]在其中一個實施例中，所述第一導電類型環為低摻雜的第一導電類型環；所述第一導電類型環的摻雜濃度為4X 1013cm 3?4 X 10 14cm 3。
[0007]在其中一個實施例中，所述柵氧化層的厚度為500埃?1200埃；所述場氧化層的厚度為10000埃?20000埃。
[0008]在其中一個實施例中，所述第一介質層為硼磷硅玻璃層，所述第二介質層為磷硅玻璃層；所述分壓保護結構還包括形成于所述第一介質層和所述第二介質層之間的隔離層；所述隔離層的表面由所述第二介質層完全覆蓋。
[0009]在其中一個實施例中，所述第一介質層的厚度為12000埃?17000埃；所述第二介質層的厚度為38000埃?46000埃；所述隔離層的厚度為1000埃?2000埃。
[0010]在其中一個實施例中，所述第一介質層和所述第二介質層均為磷硅玻璃層。
[0011 ] 在其中一個實施例中，所述第一接觸孔設置于所述多晶硅場板上遠離位于所述多晶硅場板下方的摻雜區的一端。
[0012]在其中一個實施例中，所述第一介質層形成于所述柵氧化層、所述場氧化層、所述多晶硅場板表面；所述第一介質層還設置有第二接觸孔，所述第二接觸孔貫穿所述柵氧化層、所述第一介質層連接至各摻雜區；所述第二接觸孔用于實現各摻雜區與位于各摻雜區上方的金屬場板之間的連接。
[0013]一種功率晶體管，包括有源區和結終端結構，所述結終端結構設置于所述有源區的外圍并包圍所述有源區，所述結終端結構包括:第一導電類型的襯底；形成于所述襯底上且由內向外依次設置的過渡場限環、復合場限環結構和截止環；所述復合場限環結構包括場限環以及位于所述場限環內側的第一導電類型環；所述過渡場限環和所述場限環均為第二導電類型的摻雜區；所述截止環為第一導電類型的摻雜區；以及分壓保護結構；所述分壓保護結構包括柵氧化層、場氧化層、第一介質層、第二介質層、多晶硅場板和金屬場板；所述柵氧化層形成于各摻雜區表面；所述場氧化層、所述第一介質層和所述第二介質層形成于各摻雜區一側的襯底上且呈臺階依次向上分布；所述場氧化層的厚度大于所述柵氧化層的厚度；所述多晶硅場板部分覆蓋所述柵氧化層且部分覆蓋所述場氧化層；所述第一介質層設置有第一接觸孔，所述第一接觸孔貫穿所述第一介質層且與所述多晶硅場板相連；所述金屬場板部分覆蓋所述第一介質層和所述第二介質層；所述金屬場板與所述多晶硅場板通過所述第一接觸孔連接。
[0014]上述功率晶體管及其結終端結構，場氧化層、第一介質層以及第二介質層呈臺階分布，從而使得多晶硅場板和金屬場板通過第一接觸孔連接形成三臺階復合場板結構。形成的三臺階復合場板結構可以將結終端結構的電場由半導體內部轉移到場氧化層、第一介質層和第二介質層上，使得半導體體內電場減小，從而提高了功率晶體管器件的擊穿電壓。并且，復合場限環結構中與場限環的導電類型相反的第一導電類型環對場限環進行雜質補償，從而降低場限環的雜質濃度，使得場限環內的耗盡層能向環內更多地耗盡，這樣，相對于場限環內側沒有第一導電類型環的結終端結構而言，擊穿電壓能進一步提高，同時，耗盡層因向場限環內擴展得較多，耗盡層邊界向外擴展得就較少，因此，減小了終端面積，使其能用較小的終端達到更高的擊穿電壓。
【附圖說明】
[0015]圖1為一實施例中的功率晶體管中有源區和結終端結構的俯視結構示意圖；
[0016]圖2為圖1中的功率晶體管中的結終端結構的剖面示意圖；
[0017]圖3為圖2中的結終端結構中的第一導電類型環的摻雜離子注入劑量與擊穿電壓之間的關系仿真圖；
[0018]圖4為圖2中的結終端結構的復合場限環中分別形成N-環和N+環時的擊穿電壓仿真圖；
[0019]圖5為圖2中的結終端結構中的第一導電類型環離場限環的距離與擊穿電壓之間的關系仿真圖；
[0020]圖6為圖2中的結終端結構中的第一導電類型環的環寬與擊穿電壓之間的關系仿真圖；
[0021]圖7為圖2中的結終端結構中的分壓保護結構的剖面示意圖；
[0022]圖8為圖2中的結終端結構的耐壓等效示意圖；
[0023]圖9為對比例中的結終端結構的剖面示意圖；
[0024]圖10為結終端結構的擊穿電壓的仿真圖；
[0025]圖11為功率晶體管的結終端結構的橫向表面的表面一維電勢分布圖；
[0026]圖12為對比例的結終端結構900的表面一維電場分布圖；
[0027]圖13為本實施例中的功率晶體管中的結終端結構30的表面一維電場分布圖；
[0028]圖14為圖12和圖13中的表面一維電場的疊加示意圖；
[0029]圖15為結終端結構的表面一維漏電分布圖；
[0030]圖16為結終端結構的表面一維碰撞電離率分布圖。
【具體實施方式】