路層7和第二線路層8，所述第一線路層7和第二線路層8經貫穿所述電路板的導電通路9電連接，且所述電路板I上設置有能夠容置傳感器芯片11的開口或空腔2，請參閱圖2、圖3a-圖 3b，圖 4a-圖 4b ；
[0097](2)在所述電路板I的第二線路層表面801上貼附粘接膜10，并將傳感器芯片以倒置形態置入所述開口或空腔2，且使傳感器芯片11的傳感面111與粘接膜10粘接固定，請參閱圖5a及圖5b ；
[0098](3)至少在所述電路板I的第一表面101及所述開口或空腔2上施加封裝材料6，使電路板I的第一表面101和第一線路層7被封裝材料6覆蓋，以及使所述開口或空腔2被封裝材料6及傳感器芯片11完全填充，且填充的封裝材料6還可延伸至覆蓋電路板的第二表面102，請參閱圖6a ；
[0099]在該步驟中，還可對封裝材料進行平整化處理。
[0100]其中，封裝材料可以是模塑化合物(Molding compound)，環氧樹脂，或環氧樹脂/填料復合物等，其填充到空腔以及作為一個平坦堆積層而覆蓋第一線路層。
[0101](4)，請參閱圖6b，去除所述粘接膜10，將器件翻轉，并在所述電路板I的第二線路層表面801上設置重布線12，從而將傳感器芯片11的I/O pad 112與第二線路層8電連接，以及在所述封裝材料6上形成第三線路層13，例如Cu RDL，并使第三線路層13與第一線路層7電連接，請參閱圖7;
[0102]其中，與芯片的I/O焊盤112、第二線路8表面的線路聯結的前述Cu RDL是通過金屬化、上光阻，光刻，蝕刻和去光阻形成。
[0103]進一步的，可通過激光打孔而形成盲孔，然后鍍銅形成Cu層，最后上光阻，光刻，蝕刻和去光阻而形成圖案及線路。
[0104](5)在步驟(4)所獲器件的兩側表面上設置焊接掩膜15，但使傳感器芯片11的傳感面111自覆蓋所述電路板I第二表面102的焊接掩膜中露出，以及在覆蓋所述電路板第一表面101的焊接掩膜上設置球柵陣列16或觸點陣列，并使所述球柵陣列或觸點陣列與第三線路層13電連接，請參閱圖8 ；
[0105]其中，焊接掩膜可通過涂布或復合、光刻和退火形成，并覆蓋兩側表面除傳感器芯片11的傳感面111和對應于BGA或LGA的開口之外的區域。
[0106](6)至少在所述傳感器芯片11的傳感面111上設置具有保護作用的掩蓋結構；
[0107]例如，在一實施案例中，請參閱圖9，在器件表面設置保護層17，使其至少連續掩蓋所述電路板第二表面102的焊接掩膜15及所述傳感器芯片11的傳感面111，以及在所述保護層上覆設藍寶石玻璃18或其它類似材料。該封裝結構適于電容指紋傳感器等的封裝。
[0108]又例如，在另一實施案例中，請參閱圖10，采用紅外玻璃19至少連續掩蓋所述電路板第二表面102的焊接掩膜15及所述傳感器芯片的傳感面111，并且所述紅外玻璃與所述傳感器芯片的傳感面之間留有間隙20，使透過所述紅外玻璃的光線能夠直接照射到所述傳感器芯片的傳感面111上。該封裝結構適于CIS (CMOS Image Sensor)傳感器等的封裝。
[0109]利用本實用新型的設計可以大幅降低傳感器的封裝成本，減小封裝體積，以及還可有效提升傳感器的性能，例如，大幅提升其靈敏度。
[0110]應當理解，上述實施例僅為說明本實用新型的技術構思及特點，其目的在于讓熟悉此項技術的人士能夠了解本實用新型的內容并據以實施，并不能以此限制本實用新型的保護范圍。凡根據本實用新型精神實質所作的等效變化或修飾，都應涵蓋在本實用新型的保護范圍之內。
【主權項】
1.一種半導體芯片的包埋式板級封裝結構，其特征在于包括: 電路板； 設于所述電路板內的、至少用以容置半導體芯片的開口或空腔， 分別設置于所述電路板的第一表面和第二表面的第一線路層和第二線路層，且所述第一線路層和第二線路層經貫穿所述電路板的導電通路電連接，所述第一線路層表面與第二線路層表面分別對應所述電路板的最高表面和最低表面； 設置于所述開口或空腔內的半導體芯片，所述芯片經第二線路層與第一線路層電連接，且所述芯片的I/o焊盤表面至少自所述第二線路層表面露出，并與所述第二線路層表面或所述電路板的最低表面處于同一平面； 封裝材料，至少用以覆蓋所述電路板的第一表面、第一線路層及填充所述開口或空腔內未被所述芯片占據的空間。
2.根據權利要求1所述的半導體芯片的包埋式板級封裝結構，其特征在于所述電路板的第一表面上還設置有模塊對位標識，至少用于輔助所述芯片精準放置。
3.根據權利要求2所述的半導體芯片的包埋式板級封裝結構，其特征在于所述第一線路層包含所述模塊對位標識。
4.根據權利要求2或3所述的半導體芯片的包埋式板級封裝結構，其特征在于部分或全部的所述模塊對位標識能夠作為連接線路及提供導電功能。
5.根據權利要求1所述的半導體芯片的包埋式板級封裝結構，其特征在于所述開口或空腔在豎直方向上的最高表面和最低表面分別為所述電路板的最高表面或所述第一線路層表面和所述電路板的最低表面或所述第二線路層表面，而所述開口或空腔在水平方向上的邊界為所述電路板在第一表面和第二表面之間的開口或空腔之側壁，同時所述開口或空腔包括第一空間、第二空間和第三空間，其中所述第一空間分布在所述電路板的第一表面和第二表面之間，所述第二空間分布在所述電路板的第一表面與所述第一線路層表面之間，所述第三空間分布在所述電路板的第二表面與所述第二線路層表面之間。
6.根據權利要求5所述的半導體芯片的包埋式板級封裝結構，其特征在于所述第一空間的側壁為所述電路板第一表面和第二表面之間的電路板連續截面，而所述第二空間和第三空間無側壁。
7.根據權利要求1-3、5-6中任一項所述的半導體芯片的包埋式板級封裝結構，其特征在于所述半導體芯片為傳感器芯片，所述傳感器芯片的傳感面和I/O焊盤表面與所述第二線路層表面或所述電路板的最低表面共平面。
8.根據權利要求1所述的半導體芯片的包埋式板級封裝結構，其特征在于所述封裝材料還延伸至覆蓋所述電路板的第二表面。
9.根據權利要求1-3、5-6中任一項所述的半導體芯片的包埋式板級封裝結構，其特征在于還包括第三線路層，其設置在封裝材料上，并經貫穿封裝材料的導電通路與第一線路層電連接。
10.根據權利要求9所述的半導體芯片的包埋式板級封裝結構，其特征在于還包括焊接掩膜，用以覆蓋所述電路板的第二表面以及所述第二、第三線路層和封裝材料，但所述芯片的傳感面自覆蓋所述第二線路層的焊接掩膜中露出。
11.根據權利要求10所述的半導體芯片的包埋式板級封裝結構，其特征在于還包括保護層，其至少連續掩蓋所述傳感器芯片的傳感面。
12.根據權利要求10所述的半導體芯片的包埋式板級封裝結構，其特征在于還包括焊點陣列，其設置在覆蓋所述第三線路層和封裝材料表面的焊接掩膜開口中并與所述第三線路層電連接，所述焊點陣列包括球柵陣列或觸點陣列。
【專利摘要】本實用新型公開了一種半導體芯片的包埋式板級封裝結構，包括：電路板；設于電路板內的、用以容置半導體芯片的開口或空腔；分別設置于電路板的第一、二表面的第一、二線路層，且第一、二線路層經貫穿電路板的導電通路電連接，第一、二線路層表面分別對應電路板的最高、最低表面；設于開口或空腔內的半導體芯片，該芯片經第二線路層與第一線路層電連接，且該芯片的I/O焊盤表面至少自第二線路層表面露出，并與電路板的最低表面處于同一平面；封裝材料，用以覆蓋電路板的第一表面、第一線路層及填充開口或空腔內未被芯片占據的空間。藉由本實用新型的設計可以大幅降低傳感器的封裝成本，減小封裝體積，以及有效提升傳感器的性能。
【IPC分類】G06F3-044, H01L23-498, H01L21-56, H01L23-31, H01L21-60, H01L27-146
【公開號】CN204424252
【申請號】CN201520179649
【發明人】蔡親佳
【申請人】蔡親佳
【公開日】2015年6月24日
【申請日】2015年3月27日