半導體芯片的包埋式板級封裝結構的制作方法
【技術領域】
[0001]本實用新型涉及一種電路板封裝結構，特別是一種半導體芯片的包埋式板級封裝結構及其制作方法，其可應用于半導體芯片，尤其是電容式指紋傳感器、CMOS圖像傳感器(CIS)等傳感器芯片的封裝。
【背景技術】
[0002]目前，引線鍵合技術普遍被應用于電容式傳感器或CIS芯片的封裝過程中。例如，現有電容式傳感器IC/CIS封裝通常采用引線鍵合技術實現芯片上觸盤與封裝內部走線之間的互連。然則，這些技術都存在不足之處。
[0003]即以圖1所示的封裝結構為例，其至少具有如下不足:
[0004]1、引線鍵合技術為基于單芯片的線鍵合連接，且針對單芯片上多I/O pad(I/0焊盤)數的多線鍵合是非同步的，工藝速度慢。
[0005]2、線與線的鍵合結合技術在芯片上形成了相當的高度。在指紋傳感器芯片被封裝后，這將導致指紋與芯片之間存在相當遠的距離，從而嚴重影響傳感器的靈敏度。
[0006]3、采用線結合技術及芯片置于載板上的技術，最終形成的封裝結構的厚度較大。
[0007]4、這種封裝形式的成本高。
【實用新型內容】
[0008]本實用新型的主要目的在于提供一種改良的半導體芯片的包埋式板級封裝結構，以克服現有技術中的不足。
[0009]為實現前述實用新型目的，本實用新型采用的技術方案包括:
[0010]在本實用新型的一實施例中，一種半導體芯片的包埋式板級封裝結構包括:
[0011]電路板；
[0012]設于所述電路板內的、用以容置半導體芯片的開口或空腔，
[0013]分別設置于所述電路板的第一表面和第二表面的第一線路層和第二線路層，且所述第一線路層和第二線路層經貫穿所述電路板的導電通路電連接，所述第一線路層表面與第二線路層表面分別對應所述電路板的最高表面和最低表面；
[0014]設置于所述開口或空腔內的半導體芯片，所述芯片經第二線路與第一線路層電連接，且所述芯片的I/o焊盤(I/O pad)表面至少自所述第二線路層表面露出，并與所述第二線路層表面或所述電路板的最低表面處于同一平面；
[0015]封裝材料，用以覆蓋所述電路板的第一表面、第一線路層及填充所述開口或空腔內未被所述芯片占據的空間。
[0016]作為較為優選的實施方案之一，所述電路板的第一表面上還設置有模塊對位標識，至少用于輔助所述芯片精準放置。
[0017]作為較為優選的實施方案之一，所述第一線路層包含所述模塊對位標識。
[0018]進一步的，部分或全部的所述模塊對位標識能夠作為連接線路及提供導電功能。
[0019]作為較為優選的實施方案之一，所述開口或空腔在豎直方向上的最高表面和最低表面分別為所述電路板的最高表面或所述第一線路層表面和所述電路板的最低表面或所述第二線路層表面，而所述開口或空腔在水平方向上的邊界為所述電路板在第一表面和第二表面之間的開口或空腔之側壁，同時所述開口或空腔包括第一空間、第二空間和第三空間，其中所述第一空間分布在所述電路板的第一表面和第二表面之間，所述第二空間分布在所述電路板的第一表面與所述第一線路層表面之間，所述第三空間分布在所述電路板的第二表面與所述第二線路層表面之間。
[0020]進一步的，所述第一空間的側壁為所述電路板第一表面和第二表面之間的電路板連續截面，而所述第二空間和第三空間無側壁。
[0021]進一步的，所述半導體芯片為傳感器芯片，所述傳感器芯片的傳感面和I/O焊盤表面與所述第二線路層表面或所述電路板的最低表面共平面。
[0022]進一步的，所述封裝材料還可延伸至覆蓋電路板的第二表面。
[0023]進一步的，所述半導體芯片的包埋式板級封裝結構還包括第三線路層，設置在封裝材料上，并經貫穿封裝材料的導電通路與第一線路層電連接。
[0024]作為較為優選的實施方案之一，所述半導體芯片的包埋式板級封裝結構還包括焊接掩膜，用以覆蓋所述電路板的第二表面以及所述第二、第三線路層和封裝材料，但所述芯片的傳感面自覆蓋所述第二線路層的焊接掩膜中露出。
[0025]作為較為優選的實施方案之一，所述半導體芯片的包埋式板級封裝結構還包括保護層，其至少連續掩蓋所述傳感器芯片的傳感面，或至少連續掩蓋所述電路板第二表面的焊接掩膜及所述傳感器芯片的傳感面。
[0026]進一步的，所述半導體芯片的包埋式板級封裝結構還包括焊點陣列，其設置在覆蓋所述第三線路層和封裝材料表面的焊接掩膜開口中并與所述第三線路層電連接，所述焊點陣列包括球柵陣列或觸點陣列。
[0027]在本實用新型的一實施例中，還提供了一種半導體芯片的包埋式板級封裝結構的制作方法，其包括:
[0028](I)提供電路板，所述電路板的第一表面和第二表面分別設置有第一線路層和第二線路層，所述第一線路層和第二線路層經貫穿所述電路板的導電通路電連接，且所述電路板上設置有用于容置半導體芯片的開口或空腔；
[0029](2)在所述第二線路層表面上貼附粘接膜，并將所述芯片倒置入所述開口或空腔，且使所述芯片的傳感面與粘接膜粘接固定；
[0030](3)至少在所述電路板的第一表面、所述第一線路層表面及所述開口或空腔上施加封裝材料，使所述電路板的第一表面、所述第一線路層被封裝材料覆蓋，以及使所述開口或空腔被封裝材料及所述芯片完全填充；
[0031](4)去除所述粘接膜，并在所述第二線路層表面上設置重布線，從而將傳感器芯片與第二線路層電連接，以及在所述封裝材料上形成第三線路層，并使第三線路層與第一線路層電連接；
[0032](5)在步驟(4)所獲器件的兩側表面上設置焊接掩膜，但使所述芯片的傳感面自覆蓋所述電路板第二表面及第二線路層表面的焊接掩膜中露出，以及在覆蓋所述第三線路層和封裝材料表面的焊接掩膜開口中設置焊點陣列，并使所述焊點陣列與第三線路層電連接;
[0033]作為較為優選的實施方案之一，所述半導體芯片的包埋式板級封裝結構的制作方法還可包括:
[0034](6)至少在所述芯片的傳感面上設置具有保護作用的掩蓋結構。
[0035]進一步的，所述掩蓋結構可包括所述的保護層。
[0036]作為較佳實施方案之一，所述掩蓋結構還可包括覆設在所述保護層上的藍寶石玻璃。
[0037]作為較佳實施方案之一，所述掩蓋結構還可包括紅外玻璃，其至少連續掩蓋所述電路板第二表面的焊接掩膜及所述傳感器芯片的傳感面，并且所述紅外玻璃與所述傳感器芯片的傳感面之間留有間隙，使透過所述紅外玻璃的光線能夠直接照射到所述傳感器芯片的傳感面上。
[0038]與現有技術相比，本實用新型至少具有如下優點:
[0039]1、該半導體芯片的包埋式板級封裝結構具有高的生產效率和優良性能，且成本低廉;
[0040]2、該半導體芯片的包埋式板級封裝結構的制作過程是高生產速度的板級封裝過程，明顯優于基于單芯片鍵合連線工藝的低效率生產過程；
[0041]3、該半導體芯片的包埋式板級封裝結構中，指紋傳感器與芯片的表面之間的距離非常小，因而能有效提升傳感器的靈敏度；
[0042]4、利用該半導體芯片的包埋式板級封裝結構，可實現傳感器的小體積封裝。
【附圖說明】
[0043]圖1是采用引線鍵合技術實現的傳感器芯片封裝結構的示意圖；
[0044]圖2是本實用新型一實施例中具有第一線路層，開口或空腔以及線路板的襯底的俯視圖；
[0045]圖3a是本實用新型一實施例中一種具有第一線路層，開口或空腔以及線路板的襯底的橫向剖視圖；
[0046]圖3b是本實用新型另一實施例中一種具有第一線路層，開口或空腔以及線路板的襯底的橫向剖視圖；
[0047]圖4a是本實用新型一實施例中一種具有第一線路層，開口或空腔以及線路板的襯底的縱向剖視圖；
[0048]圖4b是本實用新型另一實施例中一種具有第一線路層，開口或空腔以及線路板的襯底的縱向剖視圖；
[0049]圖5a-圖5b是本實用新型一實施例中傳感器芯片以