一種分離式柵閃存結構的制作方法
【技術領域】
[0001]本發明涉及半導體制造技術領域，尤其涉及一種分離式柵閃存結構。
【背景技術】
[0002]目前，在分離式柵(split gate)結構的閃存中，寫入(program)效率和擦除速度是 兩個重要質量指標。控制柵(Control gate)對浮柵(floating gate)的親合系數對寫入的 速度起著至關重要的作用;在同樣的操作條件下，更高的耦合系數能帶來更快的寫入速度； 而浮柵和擦除柵之間的隧穿氧化層的電介質強度對擦除性能的衰退影響至關重要。
[0003] 現有的工藝基于傳統的電容結構，即平面型上下極板，實現控制柵對浮柵的耦合 作用，給浮柵提供源端熱電子注入(Source-side hot electron injection)時必需的電 壓。耦合效率(系數)受限于極板間距，耦合面積和中間介質介電常數，在保持間距和介電常 數的情況下，很難提高耦合系數。
[0004] 擦除時，電子通過F_N tunneling(Fowler_Nordheim electron tunneling，福勒 一諾德海姆電子遂穿效應)從浮柵穿過隧穿氧化層到達擦除柵。在電場作用下，浮柵拐角 (corner)處發生電子遂穿效應(electron tunneling)，每次擦除電子都要從浮柵穿過隧穿 氧化層進入擦除柵，在目前的工藝模型中，浮柵和擦除柵之間的隧穿氧化物由普通的高溫 氧化物(HTO)形成，成膜本征質量及電介質強度(dielectric strength)較弱，那么在強電 場作用下，經過多次循環擦除之后隧穿氧化物會受到損傷，擦除速度會逐漸變慢，造成擦除 速度的衰退(Erase degradation)，這些都是本領域技術人員所不期望看到的。
【發明內容】
[0005] 針對上述存在的問題，本發明公開了一種分離式柵閃存結構，包括：
[0006] 襯底，設置有源區和漏區；
[0007] 擦除柵，設置于所述源區之上；
[0008] 分柵結構，設置于所述源區和漏區之間的所述襯底之上，且所述分柵結構包括浮 柵、控制柵以及字線柵；
[0009] 其中，所述控制柵設置于所述浮柵和所述字線柵之上，且部分位于所述字線柵之 上的所述控制柵的下表面低于所述浮柵的上表面使得所述控制柵與所述浮柵具有部分縱 向交疊區域，以增加所述控制柵和所述浮柵的耦合面積。
[0010] 上述的分離式柵閃存結構，其中，所述字線柵為金屬柵。
[0011] 上述的分離式柵閃存結構，其中，所述金屬柵比所述控制柵的厚度薄180~220埃。
[0012] 上述的分離式柵閃存結構，其中，所述擦除柵的形狀為T形。
[0013] 上述的分離式柵閃存結構，其中，所述分柵結構和所述擦除柵之間設置有隔離層。
[0014] 上述的分離式柵閃存結構，其中，所述隔離層為高介電常數材料（high-K dielectric material)。
[0015] 上述的分離式柵閃存結構，其中，所述隔離層為氧化物層/高介電常數材料層/氧 化物層構成的三明治結構。
[0016] 上述的分離式柵閃存結構，其中，所述擦除柵的寬度為0.15~0.4μπι。
[0017] 上述的分離式柵閃存結構，其中，所述字線柵和所述襯底之間設置有柵介質層。
[0018] 上述的分離式柵閃存結構，其中，所述柵介質層的材質為二氧化硅或高介電常數 材料。
[0019]上述發明具有如下優點或者有益效果：
[0020] 本發明公開了一種分離式柵閃存結構，一方面通過將字線柵(Poly gate word line)由厚度更小的金屬柵(metal gate)取代以減小字線柵的阻值，并釋放空間，以便于通 過設置部分位于字線柵之上的控制柵的下表面低于浮柵的上表面使得控制柵與浮柵具有 部分的縱向交疊區域，增加控制柵和浮柵的耦合面積，從而提高了控制柵對浮柵的耦合系 數CR(coupling ratio)，進而提高了閃存寫入效率;另一方面通過增大分柵結構和擦除柵 之間的隔離層的電介質強度(dielectric strength)，改善擦除衰退的現象，提高閃存產品 質量和可靠性，并通過減小擦除柵的寬度來優化浮柵和擦除柵之間的空間距離以保持浮柵 和擦除柵的耦合系數不變。
【附圖說明】
[0021] 通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、外 形和優點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比 例繪制附圖，重點在于示出本發明的主旨。
[0022] 圖1是本發明實施例一中分離式柵閃存結構的結構示意圖；
[0023] 圖2是本發明實施例二中分離式柵閃存結構的結構示意圖；
[0024] 圖3是本發明實施例三中分離式柵閃存結構的結構示意圖。
【具體實施方式】
[0025]下面結合附圖和具體的實施例對本發明作進一步的說明，但是不作為本發明的限 定。
[0026] 實施例一：
[0027] 如圖1所示，本實施例涉及一種分離式柵閃存結構，該閃存結構包括設置有源區22 和漏區21的襯底1、設置于源區22之上的擦除柵7、設置于源區22和漏區21之間的襯底1之上 的分柵結構，且該分柵結構包括浮柵5、控制柵6以及字線柵4;其中，控制柵6設置于浮柵5和 字線柵4之上，且設置部分位于字線柵4之上的控制柵6的下表面低于浮柵5的上表面使得控 制柵6與浮柵5具有部分縱向交疊區域（即控制柵6部分縱向包圍浮柵5)，以增加控制柵6和 浮柵5的耦合面積，從而可以提高控制柵6對浮柵5的耦合系數，進而提高了閃存寫入效率， 在本發明的實施例中，與傳統技術相比，控制柵6和浮柵5在水平面的面積不變。
[0028] 在本發明的一個優選的實施例中，上述字線柵4為金屬柵，以降低字線柵4的厚度， 為控制柵6和浮柵5形成部分縱向交疊區域釋放空間，同時減小了字線柵4的阻值;增加了柵 場效應(the gate field effect)。
[0029] 在此基礎上，進一步的，上述金屬柵比控制柵6的厚度薄180~220埃(例如180埃、 190埃、200埃或220埃等）。
[0030] 在本發明的一