硅通孔及三維集成電路中硅通孔組的測試電路及方法
【技術領域】
[0001] 本申請涉及集成電路測試技術領域，具體涉及一種三維集成電路中硅通孔的測試 方法及測試電路。
【背景技術】
[0002] 娃通孔(TSV，Through Silicon Via)是實現三維(3D)集成電路層間互連的一種組 件，如圖1的（a)所示，TSV通常由金屬導體和絕緣保護層組成。TSV直接在硅材料中縱向穿 過，連接位于不同層上的電路，大大減少三維集成電路的層間互連線長度，從而可有效提高 電路性能。
[0003] 在TSV制造過程中很難免會引入一些物理缺陷。當前業界普遍關注的TSV缺陷主要 包括開路缺陷和短路缺陷，如圖1的(a)和(b)所示。圖1中（b)所示開路缺陷主要是由于TSV 金屬導體中的空洞、裂紋等造成，這些缺陷主要的電學表現為TSV阻值增大，嚴重時甚至導 致TSV斷路。圖1中（C)所示短路缺陷的主要原因是TSV絕緣層中的針孔、雜質等，這些缺陷的 主要電學表現為TSV到襯底的漏電流增大，嚴重時甚至導致TSV與襯底之間直接短路。
[0004] 由于TSV對于可靠的產品制造至關重要，因此，為了應對TSV質量缺陷，亟需加強 TSV測試方法的研究。
【發明內容】
[0005] 本申請的主要目的是，提供一種TSV測試方案，用于覆蓋三維集成電路中TSV開路 缺陷和短路缺陷。
[0006] 根據本申請的第一方面，本申請實施例提供一種硅通孔的測試電路，包括：
[0007] 激勵源，其與所述硅通孔的輸入端相連接，用于為所述硅通孔提供激勵脈沖信號；
[0008] 并聯的兩條電路支路，其與所述硅通孔的輸出端相連接，其中一電路支路包括反 相器件，另一電路支路包括電平觸發器件和開關器件，所述開關器件用于控制所述電平觸 發器件所處的所述另一電路支路的通斷；
[0009] 第三電路支路，其與所述并聯的兩條電路支路的輸出端相連接，用于根據所述另 一電路支路當前處于的導通或斷開狀態，予以相應的輸出；
[0010] 檢測電路支路，其與所述第三電路支路的輸出端相連接，用于根據所述第三電路 支路的輸出的信號表現，確定所述硅通孔是否存在開路缺陷或短路缺陷。
[0011] 在一實施例中，所述檢測電路支路包括：
[0012] 由第一與非門和第二與非門構成的第一 JK觸發器，其中所述第一與非門的輸出為 所述第二與非門的一個輸入，所述第二與非門的另一個輸入為所述第三電路支路的輸出， 所述第二與非門的輸出為所述第一與非門的一個輸入，所述第一與非門的另一個輸入為經 過非門的復位信號；
[0013] 由第一或非門和第二或非門構成的第二JK觸發器，其中所述第一或非門的輸出為 所述第二或非門的一個輸入，所述第二或非門的另一個輸入為復位信號，所述第二或非門 的輸出為所述第一或非門的一個輸入，所述第一或非門的另一個輸入為所述第三電路支路 的輸出；
[0014] 或非門，所述或非門的一個輸入為所述第一JK觸發器的輸出，另一個輸入為所述 第二JK觸發器的輸出，所述或非門輸出檢測結果。
[0015] 在另一實施例中，所述第三電路支路包括與門電路;所述反相器件包括高閾值反 相器;所述電平觸發器件采用施密特觸發器實現，所述開關器件包括P溝道金屬氧化物半導 體場效應晶體管。
[0016] 根據本申請的第二方面，本申請實施例提供一種硅通孔的測試方法，包括：
[0017] 向所述硅通孔的輸入端輸入激勵脈沖信號；
[0018] 提供并聯的兩條電路支路連接到所述硅通孔的輸出端，其中一電路支路包括反相 器件，另一電路支路包括電平觸發器件和開關器件，所述開關器件控制所述電平觸發器件 所處的所述另一電路支路的通斷；
[0019] 提供第三電路支路連接到所述并聯的兩條電路支路的輸出端，所述第三電路支路 根據所述另一電路支路當前處于的導通或斷開狀態，予以相應的輸出；
[0020] 提供檢測電路支路連接到所述第三電路支路的輸出端，所述檢測電路支路根據所 述第三電路支路的輸出的信號表現，確定所述硅通孔是否存在開路缺陷或短路缺陷。
[0021] 根據本申請的第三方面，本申請實施例提供一種三維集成電路中硅通孔組的測試 電路，包括：
[0022] 與所述硅通孔組中每一個硅通孔對應的如上所述的硅通孔的測試電路，其中，所 述硅通孔組中每一個硅通孔的激勵源為同一個或者不同，每一個硅通孔對應的所述檢測電 路支路在所述硅通孔組中為同一個或者不同；
[0023] 與所述硅通孔組中每一個硅通孔相對應的多選器，所述多選器串接于所述激勵源 與對應的硅通孔的輸入端之間，用于控制對應的硅通孔進入測試模式或正常模式，當所述 多選器控制對應的硅通孔進入測試模式，所述對應的硅通孔的輸入為所述激勵源的輸出信 號，當所述多選器控制對應的硅通孔進入正常模式，所述對應的硅通孔的輸入為正常功能 信號；
[0024] 與所述硅通孔組中每一個硅通孔對應的開關部件，所述開關部件設置于對應的硅 通孔的測試電路的第三電路支路的輸出端，用于當所述多選器控制對應的硅通孔進入測試 模式，連通所述開關部件以獲取相應的硅通孔的測試輸出。
[0025] 根據本申請的第四方面，本申請實施例提供一種三維集成電路中硅通孔組的測試 方法，使用如上所述的三維集成電路中硅通孔組的測試電路進行測試，以確定所述硅通孔 組中每一個硅通孔是否存在開路缺陷或短路缺陷。
[0026] 本申請實施例將激勵信號經過TSV后的輸出信號同時施加到具有差異的兩條電路 支路，通過分析兩條電路支路輸出端的信號表現，來判斷TSV缺陷，從而實現采用同一套測 試電路即可覆蓋開路缺陷和短路缺陷測試，適用于TSV的綁定前和綁定后兩個階段的測試， 進而為提高3D集成電路的成品率提供了可行的自動測試方法。
【附圖說明】
[0027] 圖1示意性地示出了 TSV及其開路缺陷和短路缺陷；
[0028] 圖2示意性地示出了 TSV電路模型及其開路缺陷電路模型和短路缺陷電路模型；
[0029] 圖3示意性示出了本申請一實施例的單個TSV測試電路的框圖；
[0030] 圖4示意性示出了圖3所示實施例的一具體實現電路；
[0031] 圖5示意性示出了反相器通路波形、施密特觸發器電路波形和與門輸出端波形；
[0032] 圖6示意性示出了圖3所示實施例中斷開第二電路支路時進行的短路缺陷測試； [0033]圖7示意性示出了本申請一實施例的3D集成電路中TSV組的測試電路；
[0034]圖8示意性示出了本申請實施例中涉及的檢測電路支路；
[0035]圖9示意性示出了（a)TSV正常狀態下和(b)TSV中存在開路缺陷時高閾值反相器的 輸入輸出信號變化的仿真結果；
[0036] 圖10示意性示出了脈沖寬度、TSV信號上升/下降時間與開路電阻之間關系的仿真 結果；
[0037] 圖11示意性示出了 TSV短路缺陷測試輸入輸出信號仿真效果；
[0038]圖12示意性示出了 TSV輸出電壓與TSV短路電阻之間的關系；
[0039] 圖13的(a)示意性示出了采用與非門實現的JK觸發器的輸出信號，（b)示意性示出 了采用或非門實現的JK觸發器的輸出信號；
[0040] 圖14示意性示出了測試準確度隨NMOS管寬度改變。
【具體實施方式】
[0041] 由于三維集成電路工藝過程的特點，TSV的測試需要分為綁定前(pre-bond)和綁 定后(post-bond)兩個階段進行。在pre-bond測試階段，TSV通常為盲孔形式，TSV通常可以 進行測試探針接觸，也可采用一些可測性設計方案來輔助。而在post-bond階段，芯片的層 間堆疊互連已經完成，TSV已經埋在堆疊體內，發揮層間互連作用。此時，TSV的探針接觸變 得十分困難，甚至不可能。
[0042]如圖2所示，其中（a)、（b)、（c)分別示出了TSV及其開路缺陷和短路缺陷的電路模 型不意圖。
[0043]如圖2的(b)所示，開路缺陷測試時，向TSV輸入脈沖信號。由于TSV中的寄生RC參數 很小，信號經TSV時的上升和下降時間也很小。但若TSV中存在開路缺陷，TSV的電阻增加，信 號經TSV時的上升和下降時間也會隨之增大，即便如此，TSV輸出端的信號上升和下降時間 仍然很小，難以直接測量。對此，本申請的設計思想之一是，可以通過拉長TSV輸出端的信號 的上升和下降時間，以便于測量和分辨。
[0044]根據TSV短路缺陷電路模型（即圖2中的c)，當TSV中短路缺陷較嚴重時，短路電阻 Rshort較小，TSV輸出端的電平由如下公式(1 )確定。
[0046] 其中，V〇ut_〇f _tsv和ViN_〇f _tsv分別為T SV輸出端和輸入端的電壓，R1為T SV的體電阻。
[0