)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鋁化鈦(TiAl)膜和鋁(A1)膜。如此處使用的術語“金屬膜”指表現出金屬導電性的導電膜，并且其不僅包含由單金屬制成的膜(純金屬膜)或者合金膜，而且也包含表現出金屬導電性的金屬化合物膜。金屬膜可以通過例如濺射來形成。
[0084]例如，金屬膜ME1由氮化鈦(TiN)膜組成，并且金屬膜ME2由鋁(A1)膜組成。此時，氮化鈦膜優選地厚于鋁膜。由于鋁膜具有較低電阻，所以使用其可以促進減少控制柵極電極CG、存儲器柵極電極MG、和柵極電極G1的電阻。柵極電極G1具有例如50nm的高度。柵極電極G1的側壁被側壁SW覆蓋。雖然未圖示，但是半導體襯底SB在其主表面中在低擊穿電壓MISFET Q1下具有ρ阱，該ρ阱通過以較低濃度注入ρ型雜質(例如，硼⑶)而獲得。
[0085]高擊穿電壓MISFET Q2具有類似于低擊穿電壓MISFET Q1的結構的結構。具體而言，MISFET Q2具有:柵極電極G2，其經由柵極絕緣膜GI2和絕緣膜HK形成于在其中具有ρ阱(未示出)的半導體襯底SB上；以及一對源極區域和漏極區域，其形成在半導體襯底SB的主表面中在柵極電極G2側處。
[0086]構成MISFET Q2的柵極絕緣膜GI2具有比柵極絕緣膜GI1的膜厚度更大的膜厚度。具體而言，由氧化硅膜制成的柵極絕緣膜GI2具有例如大約15nm至20nm的膜厚度。柵極電極G2具有比柵極電極G1的柵極長度更大的柵極長度。此處，柵極長度是柵極電極G2的在與柵極寬度方向正交的方向(即，柵極電極G2的在圖1的深度方向上延伸的縱向方向)上的長度。簡而言之，柵極長度方向是如下方向:在平面圖中，在其間夾設有柵極電極G2的源極區域和漏極區域在該方向上面朝彼此。
[0087]由此，柵極電極G2具有大的柵極長度、并且柵極絕緣膜GI2具有大的厚度，這是因為MISFET Q2是為了向存儲器單元MC供應高電壓而使用的元件，并且因此MISFET Q2需要具有增加的擊穿電壓。另一方面，低擊穿電壓MISFET Q1是未施加有高電壓的并且是執行高速操作所需要的元件，從而使得柵極電極G1具有小的柵極長度并且柵極絕緣膜GI1具有較小的膜厚度。
[0088]與柵極電極G1相似，柵極電極G2由金屬膜ME1和ME2的堆疊膜組成，并且柵極電極G2具有例如50nm的高度。
[0089]本實施例的半導體器件的特性中的一個是:控制柵極電極CG和存儲器柵極電極MG中的每一個由硅化物層組成。另一方面，在外圍電路區域1B中的每個MISFET的柵極電極是金屬柵極電極。本實施例的半導體器件的另一特性是:控制柵極電極CG和存儲器柵極電極MG中的每一個的高度低于在外圍電路區域1B中的MISFET Q1和Q2中的柵極電極G1和G2中的每一個的高度。
[0090]如圖1所示，由例如氧化硅膜制成的層間絕緣膜IL1埋入在柵極電極之間的區域中。層間絕緣膜IL1在存儲器單元區域1A和外圍電路區域1B之間具有不同的高度。在存儲器單元區域1A中，層間絕緣膜IL1的上表面的高度與控制柵極電極CG、存儲器柵極電極MG、以及與其柵極電極相鄰的側壁SW中的每一個的上表面的高度基本相似。在外圍電路區域1B中，層間絕緣膜IL1的上表面的高度與柵極電極G1和G2和與柵極電極的側壁相鄰的側壁SW中的每一個的上表面的高度基本相似。
[0091]在存儲器單元區域1A中的層間絕緣膜IL1的高度是例如30nm，并且在外圍電路區域1B中的層間絕緣膜IL1的高度是例如50nm。由于這種高度差的影響，所以層間絕緣膜IL1的上表面的高度在存儲器單元區域1A與外圍電路區域1B之間的邊界附近的區域中改變。層間絕緣膜IL1的在該邊界附近的上表面向半導體襯底SB的主表面傾斜，從而必須確保足夠的空間。在本實施例中的柵極電極G1和G2由金屬膜制成，該金屬膜已經填充了開在包括有層間絕緣膜IL1和側壁SW的絕緣膜中的溝槽。簡而言之，柵極電極G1和G2通過所謂的后柵極工藝而形成。
[0092]層間絕緣膜IL2覆蓋層間絕緣膜IL1、側壁SW、控制柵極電極CG、存儲器柵極電極MG、和柵極電極G1和G2中的每一個的上表面。層間絕緣膜IL2由例如氧化硅膜制成，并且其具有平面化的上表面。多個接觸塞CP穿透層間絕緣膜IL1和IL2。接觸塞CP中的一些電耦合至構成源極區域和漏極區域中的每一個的n+型半導體區域DF。
[0093]在未圖示的區域中，控制柵極電極CG、存儲器柵極電極MG、和柵極電極G1和G2中的每一個具有已經耦合有接觸塞Cp的上表面。雖然此處未圖示，但是層間絕緣膜IL2在其上具有多個布線。接觸塞CP中的每一個具有耦合至每個布線的底部的上表面。這意味著，將預定電位經由在層間絕緣膜IL2和接觸塞CP上的布線(未圖示)施加至源極區域和漏極區域、控制柵極電極CG、存儲器柵極電極MG、和柵極電極G1和G2中的每一個。布線包括第一布線層，并且第一布線層在其之上依次具有第二布線層、第三布線層等。由此，形成由這些布線層組成的堆疊布線層。
[0094]接下來，將對在圖2中示出的半導體芯片CHP的構成進行描述。半導體芯片CHP在平面圖中具有矩形形狀，并且構成半導體芯片CHP的半導體襯底在其上具有多個半導體元件。半導體芯片CHP在其主表面上具有用于數據的M0N0S模塊DTM和用于代碼的M0N0S模塊CDM。用于數據的M0N0S模塊DTM是具有在其中頻繁地執行重寫操作的M0N0S存儲器的部分，而用于代碼的M0N0S模塊CTM是具有在其中幾乎不執行重寫操作的M0N0S存儲器的區域。在圖2中示出的半導體芯片CHP在其中具有多個模塊以及M0N0S模塊CDM和DTM，但是此處沒有示出這些模塊。
[0095]M0N0S模塊DTM和CDM中的每一個在其中具有多個存儲器陣列MCU。然而，M0N0S模塊DTM在其中具有用于重寫的供電電路部SC。圖2包括示出了放大的存儲器陣列MCU的示意性平面圖。在存儲器陣列MCU中，彼此相鄰的控制柵極電極CG和存儲器柵極電極MG在預定方向(柵極寬度方向)上延伸的同時布置。具有一對控制柵極電極CG和存儲器柵極電極MG的多個存儲器單元布置在與柵極寬度方向正交的方向上。關于彼此相鄰的存儲器單元，構成這些存儲器單元的控制柵極電極CG或者構成這些存儲器單元的存儲器柵極電極MG面朝彼此。
[0096]示出了放大的存儲器陣列MCU的示意性平面圖，僅僅包括控制柵極電極CG和存儲器柵極電極MG，并且省略了其他構件，諸如，源極區域和漏極區域、和接觸塞。
[0097]針對在存儲器陣列MCU中在預定方向上延伸的控制柵極電極CG和存儲器柵極電極MG中的每一個的上表面，供電接觸塞(未示出)在上述方向上以預定間隔親合至該上表面。這意味著，針對控制柵極電極CG和存儲器柵極電極MG中的每一個，以預定間隔設置了多個供電部。另外，在與控制柵極電極CG和存儲器柵極的延伸方向正交的方向上延伸的元件隔離區域(未示出)設置在存儲器陣列MCU中，并且存儲器單元彼此隔離。
[0098]圖2還示出了放大的供電電路部SC的示意性平面圖。供電電路部SC在其中具有多個大面積電容性元件CD，以便電荷存儲或者平面化。供電電路部SC用于生成對M0N0S存儲器進行寫入/擦除所需的電壓。
[0099]在圖1中示出的多個存儲器單元MC中的每一個并排地布置在圖2中示出的存儲器陣列MCU中。在圖1中示出的外圍電路區域1B中的MISFET Q1和Q2形成在，例如，在圖2中示出的M0N0S模塊CDM中但是在存儲器陣列MCU之外的區域中。在圖1中示出的外圍電路區域1B中的MISFET Q1和Q2也形成在，例如，在圖2中示出的M0N0S模塊DTM中但是在存儲器陣列MCU之外的區域中，以及在供電電路部SC中。在M0N0S模塊CDM和DTM中設置作為金屬柵極晶體管的MISFET Q1和Q2，是用于信號控制。
[0100]關于MISFET Q1和Q2，設置在半導體芯片CHP的除了 M0N0S模塊CDM和DTM之外的區域中的例如，處理器(諸如CPU)、各種模擬電路、SRAM存儲器模塊、以及外部輸入/輸出電路，也由形成在外圍電路區域1B中的MISFET Q1和Q2組成。
[0101]由此，在其中聚集地具有多個存儲器單元的存儲器單元區域1A、與在其中聚集地具有多個MISFET Q1和MISFET Q2的外圍電路區域1B，被清楚地區分出來。
[0102]在外圍電路區域1B中的MISFET的柵極電極由通過后柵極工藝形成的金屬柵極電極組成。
[0103]<非易失性存儲器的操作>
[0104]接下來，將參照圖19對非易失性存儲器的操作示例進行描述。
[0105]圖19是示出了在本實施例中的在“寫入”、“擦除”和“讀出”期間針對所選擇的存儲器單元的每個部位的電壓施加條件的一個示例的表格。在圖19中的表格中，列出了在“寫入”、“擦除”和“讀出”期間施加至在圖1中示出的存儲器單元的每個部位的電壓。具體而言，該電壓包括:待施加至存儲器柵極電極MG的電壓Vmg、待施加至源極區域的電壓Vs、待施加至控制柵極電極CG的電壓Vcg、待施加至漏極區域的電壓Vd、和待施加至ρ阱PW1的基極電壓Vb。如此處使用的術語“選擇存儲器單元”指被選擇作為“寫入”、“擦除”、或者“讀出”操作的對象的存儲器單元。在圖1中示出的非易失性存儲器的示例中，在存儲器柵極電極MG的右側的有源區域是源極區域，而在控制柵極電極CG的左側的有源區域是漏極區域。
[0106]在圖19的表格中示出了優選的電壓施加條件的示例。條件不限于這些電壓施加條件，而是若必要則可以做出各種改變。進一步地，在本實施例中，將向作為在存儲器晶體管的0N0膜0Ν中的電荷存儲部的氮化硅膜NT (參照圖6)中注入電子和注入空穴，分別定義為“寫入”和“擦除”。
[0107]在圖19的表格中，列A對應于使用SSI進行寫入并且使用BTBT進行擦除的操作方法；列B對應于使用SSI進行寫入并且使用FN進行擦除的操作方法冽C對應于使用FN進行寫入并且使用BTBT進行擦除的操作方法；而列D對應于使用FN進行寫入并且使用FN進行擦除的操作方法。
[0108]可以將SSI方法視為通過將熱電子注入到氮化硅膜NT中來執行寫入存儲器單元的操作方法。可以將BTBT方法視為通過將熱空穴注入到氮化硅膜NT中來執行擦除存儲器單元的操作方法。可以將FN方法視為通過使電子或者空穴遂穿來執行寫入或者擦除的操作方法。FN方法也可以按如下方式表述。可以將FN寫入方法視為通過利用FN遂穿效應而將電子注入到氮化硅膜NT中來執行寫入存儲器單元的操作方法，并且可以將FN擦除方法視為通過利用FN遂穿效應而將空穴注入到氮化硅膜NT中來執行擦除存儲器單元的操作方法。將對它們進行更加具體地描述。
[0109]寫入方法包括:所謂的SSI (源極側注入)方法，即，通過利用源極側注入進行熱電子注入來執行寫入的寫入方法(熱電子注入寫入方法)；以及所謂的FN方法，S卩，通過FN(福勒諾德海姆)遂穿來執行寫入的寫入方法(遂穿寫入方法)。
[0110]在SSI寫入方法中，例如，通過向執行寫入的選擇存儲器單元的相應部位施加如在圖19的表格中的列A或者列B中的“寫入操作電壓”所示的電壓(Vmg = 10V、Vs = 5V、Vcg = IV、Vd = 0.5V、Vb = 0V)，并且從而將電子注入到在該選擇存儲器單元的0N0膜0Ν中的氮化硅膜NT中，來執行寫入。
[0111]在這種情況下，在兩個柵極電極(存儲器柵極電極MG與控制柵極電極CG)下方和之間的溝道區域(在源極與漏極之間)中生成熱電子，并且將由此生成的熱電子注入到作為在存儲器柵極電極MG下方的0N0膜0Ν中的電荷存儲部的氮化硅膜NT中。注入的熱電子(電子)被捕獲在0N0膜0Ν中的氮化硅膜NT中的陷阱能級中。這引起存儲器晶體管的閾值電壓的增加。這意味著，使存儲器晶體管進入寫入狀態。
[0112]在FN寫入方法中，例如，通過向執行寫入的選擇存儲器單元的相應部位施加如在圖19的表格中的列C或者列D中的“寫入操作電壓”所示的電壓(Vmg = -12V、Vs = 0V、Vcg = 0V、Vd = 0V、Vb = 0V)，并且將已經從存儲器柵極電極MG遂穿的電子注入到在0N0膜0Ν中的氮化硅膜NT中，來執行寫入。在這種情況下，電子被注入到0N0膜ON中，通過FN遂穿(FN遂穿效應)從存儲器柵極電極MG遂穿通過氧化硅膜0X2 (參照圖6)，并且被捕獲在0N0膜0N中的氮化硅膜NT中的陷阱能級中。這引起存儲器晶體管的閾值電壓增加。結果，使存儲器晶體管進入寫入狀態。
[0113]在FN寫入方法中，也可以通過使電子從半導體襯底SB遂穿并且將電子注入到在0N0膜0N中的氮化硅膜NT中，來執行寫入。在這種情況下，寫入操作電壓例如是通過反轉在圖19的表格中的列C或者列D中的“寫入操作電壓”的極性而獲得的電壓。
[0114]擦除方法包括:所謂的BTBT方法，S卩，通過利用BTBT(帶到帶遂穿:帶間遂穿現象)注入熱空穴來執行擦除的擦除方法；以及所謂的FN方法，即，其中通過利用FN(福勒諾德漢姆)遂穿來執行擦除的擦除方法(遂穿擦除方法)。
[0115]在BTBT擦除方法中，通過將由BTBT生成的空穴注入到電荷存儲部(在0N0膜0Ν中的氮化硅膜NT)中來執行擦除。例如，向執行擦除的選擇存儲器單元的相應部位施加如在圖19的表格中的列A或者列C中的“擦除操作電壓”所示的電壓(Vmg = -6V、Vs = 6V、Vcg = 0V、Vd =斷開、Vb = 0V)。由此，通過BTBT現象生成空穴，并且通過在電場作用下進行加速，而將空穴注入到在該選擇存儲器單元的0N0膜0Ν中的氮化硅膜NZ中。這引起存儲器晶體管的閾值電壓減小。結果，使存儲器晶體管進入擦除狀態。
[0116]在FN擦除方法中，例如，通過向執行擦除的選擇存儲器單元的相應部位施加如在圖19的表格中的列B或者列D中的“擦除操作電壓”所示的電壓(Vmg = 12V、Vs = 0V、Vcg=0V、Vd = 0V、Vb = 0V)，并且將已經從在該選擇存儲器單元中的存儲器柵極電極MG遂穿的空穴注入在0N0膜0Ν中的氮化硅膜NT中，來執行擦除。在這種情況下，通過FN遂穿(FN遂穿效應)從存儲器柵極電極MG遂穿通過氧化硅膜0X2 (參照圖6)的空穴被注入到0N0膜ON中，并且被捕獲在0N0膜0Ν中的氮化硅膜NT中的陷阱能級中。這導致存儲器晶體管的閾值電壓減小。結果，使存儲器晶體管進入擦除狀態。
[0117]在FN擦除方法中，也可以通過使空穴從半導體襯底SB遂穿并且將空穴注入到在0N0膜0N中的氮化硅膜NT中，來執行擦除。在這種情況下，擦除操作電壓例如是通過反轉在圖19的表格中的列B或者列D中的“擦除操作電壓”的極性而獲得的電壓。
[0118]在讀出期間，例如，向執行讀出的選擇存儲器單元的相應部位施加如在圖19的表格中的列A、列B、列C、或者列D中的“讀出操作電壓”所示的電壓。可以通過將在讀出期間施加至存儲器柵極電極MG的電壓Vmg限定為在存儲器晶體管在寫入狀態中的閾值電壓與在擦除狀態中的閾值電壓之間的值，來區分寫入狀態和擦除狀態。
[0119]<本實施例的半導體器件的優點>
[0120]將對通過由半導體膜構成存儲器單元的柵極電極而獲得的對比示例的半導體器件的問題進行描述，并且將對本實施例的半導體器件的優點進行描述。
[0121]可以考慮將通過由半導體膜諸如硅膜形成構成存儲器單元的選擇柵極電極和存儲器柵極電極、并且然后在其上形成硅化物層，作為用于形成分離柵極M0N0S存儲器的方法。柵極電極至少部分地由半導體膜制成，可能導致:在通過向柵極電極施加電壓而使晶體管的溝道區域反型以開啟該晶體管時，在柵極電極的底部處耗盡。該耗盡在柵極電極的下部由半導體膜制成時變得明顯，換言之，構成柵極電極的半導體膜與在柵極電極正下方的柵極絕緣膜相接觸。在柵極電極中的這種耗盡可以導致如下問題:即，晶體管的驅動能力惡化。
[0122]當構成存儲器單元的控制柵極電極和存儲器柵極電極中的每一個的上表面的高度為大時，在這些柵極電極與形成在層間絕緣膜上的布線之間的距離變小，這可以導致如下問題:即，在控制柵極電極和存儲器柵極電極與布線之間的寄生電容增加。
[0123]另一方面，在本實施例的半導體器件中，構成存儲器單元MC的控制柵極電極CG和存儲器柵極電極MG中的每一個的全部由硅化物層制成，如圖1所示。這使得可以防止:在驅動存儲器單元MC的時候、在向控制柵極電極CG或者存儲器柵極電極MG施加電壓時，由于在柵極電極中生成耗盡層的影響，而使構成存儲器單元MC的控制晶體管或者存儲器晶體管的驅動能力惡化。結果，由此獲得的半導體器件可以具有改進的性能。
[0124]在本實施例中，構成存儲器單元MC的控制柵極電極CG和存儲器柵極電極MG中的每一個的上表面的高度，低于構成在外圍電路區域1B中的MISFET Q1和Q2的柵極電極G1和G2中的每一個的上表面的高度。這引起在控制柵極電極CG和存儲器柵極電極MG中的每一個與形成在層間絕緣膜IL2上的布線(未示出)之間的距離增加。因此可以減少在控制柵極電極CG和存儲器柵極電極MG中的每一個與布線之間的寄生電容。結果，由此獲得的半導體器件可以具有改進的性能。
[0125]另外，在本實施例中，由于控制柵極電極CG和存儲器柵極電極MG的完全硅化的影響，控制柵極電極CG和存儲器柵極電極MG與由半導體膜組成的控制柵極電極和存儲器柵極電極相比，可以具有明顯減少的電阻。因此，由此獲得的半導體器件可以節省功率地被操作。進一步，通過減少這些電極的電阻，可以以增加的間隔來設置其處耦合有接觸塞以便向這些柵極電極施加電位的區域，即，供電部。因此，可以減少存儲器陣列MCU的面積。這有助于使半導體芯片CHP微型化，并且結果，由此獲得的半導體器件可以具有改進的性能。
[0126]在本實施例中，控制柵極電極CG和存儲器柵極電極MG已經被完全硅化。由于這些柵極電極的中間間隙(mid gap)功函數的影響，選擇晶體管的閾值電壓增加了大約0.3V至0.4V。這有利于減少向溝道區域中注入ρ型雜質的量，并且從而緩和在溝道區域與控制柵極電極CG和存儲器柵極電極MG中的每一個之間的電場。因此，可以防止寫入干擾。結果，由此獲得的半導體器件可以具有改進的可靠性。
[0127]進一步地，在本實施例中，MISFET Q1和Q2中的相應柵極電極G1和G2中的每一個由金屬柵極電極組成。因此，柵極電極G1和G2可以具有減小的尺寸并且具有減小的電阻。結果，由此獲得的半導體器件可以具有改進的性能。
[0128]〈制造半導體器件的方法〉
[0129]將參照圖3至圖18對本實施例的制造半導體器件的方法進行描述。
[0130]圖3至圖18中的每一個是本實施例的半導體器件在各個制造步驟期間的截面圖。圖3至圖18是從圖的左側至右側按順序示出了存儲器單元區域1A和外圍電路區域1B的截面圖。這些圖示出了如何形成在存儲器單元區域1A中的非易失性存儲器的存儲器單元和在外圍電路區域1B中的高擊穿電壓MISFET和低擊穿電壓MISFET。
[0131]此處，將對在存儲器單元區域1A中形成η溝道MISFET(控制晶體管和存儲器晶體管)進行描述，但是通過反轉導電類型，也可以在存儲器單元區域1A中形成ρ溝道MISFET (控制晶體管和存儲器晶體管)。相似地，此處將對在外圍電路區域1B中形成η溝道MISFET進行描述，但是通過反轉導電類型，也可以在外圍電路區域1B