半導體器件及其制造方法
【專利說明】半導體器件及其制造方法
[0001]相關串請的交叉引用
[0002]2014年8月29日提交的日本專利申請2014-174823號的公開，包括說明書、附圖和摘要，以引用的方式全部并入本文。
技術領域
[0003]本發明涉及一種半導體器件及其制造方法，并且該方法可以用于例如具有非易失性存儲器的半導體器件的制造。
【背景技術】
[0004]作為電可寫入/可擦除非易失性半導體存儲器器件，EEPR0M(電可擦除可編程只讀存儲器)已經得到廣泛使用。以閃速存儲器為代表的這種廣泛使用的存儲器器件在其MISFET的柵極電極下方具有導電浮置柵極電極或者由氧化物膜圍繞的陷阱絕緣膜。將作為存儲器信息存儲在浮置柵極電極或者陷阱絕緣膜中的電荷作為晶體管的閾值讀出。陷阱絕緣膜是能夠在其中存儲電荷的膜，并且氮化硅膜是這種陷阱絕緣膜的一個示例。MISFET的閾值通過將電荷注入/發射至電荷存儲區域/從電荷存儲區域注入/發射電荷而變動，并且由此，其作為存儲器元件而被操作。作為使用陷阱絕緣膜的非易失性半導體存儲器器件的示例，可以給出使用M0N0S (金屬氧化物氮化物氧化物氧化物半導體)膜的分離柵極型單
J L.ο
[0005]作為一種柵極電極形成方法，已知一種所謂的后柵極工藝(gate last process)，即，一種在襯底上形成虛設柵極電極并且然后由金屬柵極電極等替代虛設柵極電極的工
ο
[0006]專利文件1 (日本特開2005-228786)號公報描述了一種具有存儲器單元的非易失性半導體存儲器器件。該存儲器單元具有由半導體膜制成的控制柵極電極以及全硅化的存儲器柵極電極。
[0007][專利文件1]
[0008]專利文件1 (日本特開2005-228786號公報)
【發明內容】
[0009]M0N0S存儲器或者具有由半導體膜制成的柵極電極的MISFET具有如下問題:在溝道區域反型期間的在柵極電極中的耗盡，使晶體管的驅動能力惡化。
[0010]當使用后柵極工藝時，由于由待拋光的材料或者構件的密度導致的在拋光特性中的差異的影響，所以柵極電極的高度可以發生變化。這使得可以引起形成在柵極電極的上部上的硅化物層的膜厚度發生變化，以使得其上表面硅化，而沒有將柵極電極用金屬柵極電極替代。這可以導致M0N0S存儲器或者MISFET的特性發生變化。
[0011]其他問題和新穎特征將通過此處的說明和對應附圖而顯而易見。
[0012]接下來將對在此處公開的實施例中的典型實施例的要點進行簡單描述。
[0013]在一個實施例中，提供了一種半導體器件，該半導體器件通過硅化物層構成的控制柵極電極和存儲器柵極電極而獲得，該控制柵極電極和存儲器柵極電極構成了分離柵極型M0N0S存儲器的存儲器單元。
[0014]在另一實施例中，還提供了一種制造半導體器件的方法，包括:使硅膜完全硅化，以形成構成了分離柵極型M0N0S存儲器的存儲器單元的控制柵極電極和存儲器柵極電極。
[0015]根據各個實施例，可以提供一種具有改進的性能或者具有更少特性偏差的半導體器件，或者可以提供兼具這兩種優點的半導體器件。
【附圖說明】
[0016]圖1是第一實施例的半導體器件的截面圖；
[0017]圖2是第一實施例的半導體器件的示意性平面圖；
[0018]圖3是第一實施例的半導體器件在制造步驟期間的截面圖；
[0019]圖4是半導體器件的在圖3的制造步驟之后的制造步驟期間的截面圖；
[0020]圖5是半導體器件的在圖4的制造步驟之后的制造步驟期間的截面圖；
[0021]圖6是半導體器件的在圖5的制造步驟之后的制造步驟期間的截面圖；
[0022]圖7是半導體器件的在圖6的制造步驟之后的制造步驟期間的截面圖；
[0023]圖8是半導體器件的在圖7的制造步驟之后的制造步驟期間的截面圖；
[0024]圖9是半導體器件的在圖8的制造步驟之后的制造步驟期間的截面圖；
[0025]圖10是半導體器件的在圖9的制造步驟之后的制造步驟期間的截面圖；
[0026]圖11是半導體器件的在圖10的制造步驟之后的制造步驟期間的截面圖；
[0027]圖12是半導體器件的在圖11的制造步驟之后的制造步驟期間的截面圖；
[0028]圖13是半導體器件的在圖12的制造步驟之后的制造步驟期間的截面圖；
[0029]圖14是半導體器件的在圖13的制造步驟之后的制造步驟期間的截面圖；
[0030]圖15是半導體器件的在圖14的制造步驟之后的制造步驟期間的截面圖；
[0031]圖16是半導體器件的在圖15的制造步驟之后的制造步驟期間的截面圖；
[0032]圖17是半導體器件的在圖16的制造步驟之后的制造步驟期間的截面圖；
[0033]圖18是半導體器件的在圖17的制造步驟之后的制造步驟期間的截面圖；
[0034]圖19是示出了在“寫入”、“擦除”和“讀出”期間的針對所選擇的存儲器單元的每個部位的電壓施加條件的一個示例的表格；
[0035]圖20是第一實施例的半導體器件的第一修改示例在制造步驟期間的截面圖；
[0036]圖21是半導體器件的在圖20的制造步驟之后的制造步驟期間的截面圖；
[0037]圖22是半導體器件的在圖21的制造步驟之后的制造步驟期間的截面圖；
[0038]圖23是半導體器件的在圖22的制造步驟之后的制造步驟期間的截面圖；
[0039]圖24是半導體器件的在圖23的制造步驟之后的制造步驟期間的截面圖；
[0040]圖25是半導體器件的在圖24的制造步驟之后的制造步驟期間的截面圖；
[0041]圖26是半導體器件的在圖25的制造步驟之后的制造步驟期間的截面圖；
[0042]圖27是第一實施例的半導體器件的第二修改示例在制造步驟期間的截面圖；
[0043]圖28是半導體器件的在圖27的制造步驟之后的制造步驟期間的截面圖；
[0044]圖29是第一實施例的半導體器件的第三修改示例的截面圖；
[0045]圖30是第一實施例的半導體器件的第四修改示例在制造步驟期間的截面圖；
[0046]圖31是半導體器件的在圖30的制造步驟之后的制造步驟期間的截面圖；
[0047]圖32是半導體器件的在圖31的制造步驟之后的制造步驟期間的截面圖；
[0048]圖33是半導體器件的在圖32的制造步驟之后的制造步驟期間的截面圖；
[0049]圖34是第一實施例的半導體器件的第五修改示例的截面圖；
[0050]圖35是第二實施例的半導體器件在其制造步驟期間的截面圖；
[0051]圖36是半導體器件的在圖35的制造步驟之后的制造步驟期間的截面圖；
[0052]圖37是半導體器件的在圖36的制造步驟之后的制造步驟期間的截面圖；
[0053]圖38是半導體器件的在圖37的制造步驟之后的制造步驟期間的截面圖；以及
[0054]圖39是半導體器件的在圖38的制造步驟之后的制造步驟期間的截面圖。
【具體實施方式】
[0055]在下文中將基于附圖對各個實施例進行詳細描述。在用于描述各個實施例的所有附圖中，具有相同功能的構件將由相同的附圖標記表示，并且將省略對其的重復說明。在以下描述的各個實施例中，原則上不再重復針對相同或者相似部分進行描述，除非另有特別需要。
[0056]符號和“ + ”指具有作為η導電類型或者ρ導電類型的相對雜質濃度。例如，η型雜質的雜質濃度按照如下順序增加:“η ”、“η”和“η+”。
[0057](第一實施例)
[0058]根據本實施例和以下實施例的半導體器件配備有非易失性存儲器(非易失性存儲器元件、閃速存儲器、或者非易失性半導體存儲器器件)。在本實施例和以下實施例中，將通過使用具有η溝道類型MISFET (金屬絕緣體半導體場效應晶體管)作為基礎的存儲器單元，來給出對非易失性存儲器的說明。
[0059]在本實施例和下一實施例中的極性(在寫入/擦除/讀出操作期間施加的電壓的極性或者載流子的極性)用于描述在具有η溝道MISFET作為基礎MISFET的存儲器單元的情況下的操作。在存儲器單元具有P溝道MISFET作為基礎MISFET的情況下，原則上，可以通過反轉施加的電位、載流子的導電類型等的所有極性，來實現相同的操作。在本申請中，將在區分半導體膜與通過在金屬膜與半導體膜之間的反應而形成的硅化物層的同時作出說明。簡而言之，如此處使用的術語“硅化物”指在金屬與硅之間的化合物，并且不指半導體。
[0060]<本實施例的半導體器件的結構>
[0061]將參照圖1和圖2對本實施例的半導體器件進行描述。圖1是示出了本實施例的半導體器件的截面圖。圖2是包括本實施例的半導體器件的半導體芯片的示意性平面圖。圖1按照從圖的左側至右側的順序示出了存儲器單元區域1A和外圍電路區域1B的截面圖。存儲器單元區域1A和外圍電路區域1B布置在半導體襯底的相同的主表面側上，沿著的主表面的方向布置。圖2是在半導體芯片的上表面上的兩個位置的放大圖，其中這兩位位置即是供電電路部和存儲器陣列。
[0062]如此處使用的術語“外圍電路”指除了非易失性存儲器之外的電路。在存儲器模塊中的外圍電路是，例如，控制電路、傳感放大器、列解碼器、行解碼器、自/至模塊外部的輸入/輸出電路、或者供電電路，并且在存儲器模塊外部的是處理器，諸如，CPU、各種模擬電路、SRAM(靜態隨機存取存儲器)模塊、自/至外部的輸入/輸出電路等。形成在圖1中的外圍電路區域1B中的MISFET分別是用于外圍電路的高擊穿電壓MISFET和低擊穿電壓MISFETο
[0063]在本實施例中，將對在存儲器單元區域1Α中形成η溝道MISFET (控制晶體管和存儲器晶體管)進行描述，但是通過反轉導電類型，也可以在存儲器單元區域1A中形成ρ溝道MISFET (控制晶體管和存儲器晶體管)。相似地，在本實施例中，將對在外圍電路區域1B中形成η溝道MISFET進行描述，但是通過反轉導電類型，也可以在外圍電路區域1B中形成ρ溝道MISFET。可替代地，在外圍電路區域1B中可以形成η溝道MISFET和ρ溝道MISFET兩者，即，CMISFET(互補型MISFET)。
[0064]如圖1所示，本實施例的半導體器件具有:半導體襯底(半導體晶片)，該半導體襯底(半導體晶片)具有例如大約lQcm至10Qcm的比電阻，并且由ρ型單晶硅(Si)制成。半導體襯底SB在其主表面中具有多個溝槽，并且每個溝槽在其中具有限定有源區域并且由絕緣膜制成的元件隔離區域ST。元件隔離區域ST設置在存儲器單元區域1A和沿著半導體襯底SB的主表面布置的外圍電路區域B之間，以便使元件彼此電隔離。同樣在存儲器單元區域1A和外圍電路區域1B中，設置有元件隔離區域ST，以便使多個元件彼此電隔離。
[0065]元件隔離區域ST由絕緣體諸如氧化硅制成，并且可以通過例如STI (淺溝槽隔離)或者L0C0S (局部硅氧化)而形成。此處，元件隔離區域ST通過STI形成。
[0066]形成在存儲器單元區域1A中的M0N0S存儲器的存儲器單元MC包括控制晶體管和存儲器晶體管。控制晶體管具有:控制柵極電極CG，其經由柵極絕緣膜GI3形成在半導體襯底SB上；以及一對源極區域和漏極區域，其形成在半導體襯底SB的在控制柵極電極CG側處的上表面中。柵極絕緣膜GI3由例如氧化硅膜制成。
[0067]存儲器晶體管具有:存儲器柵極電極MG，其經由0N0膜0Ν形成在半導體襯底SB上；以及一對源極區域和漏極區域，其形成在半導體襯底SB的上表面中在存儲器柵極電極MG側處。控制柵極電極CG和存儲器柵極電極MG經由0N0膜0Ν彼此相鄰。控制晶體管和存儲器晶體管共享相同的源極區域和漏極區域。雖然未圖示，但是在存儲器單元MC下方的半導體襯底SB在其主表面中具有ρ阱，該ρ阱通過以較低濃度注入ρ型雜質(例如，硼(B))而獲得ο
[0068]這意味著，半導體襯底SB的在控制柵極電極CG和存儲器柵極電極MG正下方的主表面，即，溝道區域，已經注入有P型雜質。這樣執行將雜質注入到溝道區域中，以提高控制晶體管和存儲器晶體管的閾值電壓。然而，將雜質過度注入到溝道區域中可能放大生成在溝道區域與控制柵極電極CG和存儲器柵極電極MG中的每一個之間的電場，并且在存儲器單元MC中導致錯誤寫入(干擾)。
[0069]控制晶體管是存儲器單元選擇晶體管，從而使得可以將其視為選擇晶體管。因此，可以將控制柵極電極視為選擇柵極電極。存儲器晶體管是用于存儲器的晶體管。
[0070]這對源極區域和漏極區域中的每一個具有LDD(輕摻雜漏極)結構，更加具體地，這種結構由作為以較低濃度注入有η型雜質(例如，As(砷)或者P(磷))的延伸區域的η型半導體區域ΕΧ以及作為具有比η型半導體區域ΕΧ的η型雜質濃度更高的η型雜質濃度的擴散層的η+型半導體區域DF組成。簡而言之，其具有LDD (輕摻雜漏極)結構。在源極區域和漏極區域中的每一個中，η型半導體區域ΕΧ設置在比η +型半導體區域DF更靠近控制柵極電極CG和存儲器柵極電極MG的位置處。η型半導體區域ΕΧ具有比η +型半導體區域DF的深度更小的深度。
[0071]由絕緣膜制成的側壁SW與由柵極絕緣膜GI3和控制柵極電極CG組成的堆疊膜的側壁中的一個鄰接、并且不與存儲器柵極電極MG鄰接，并且其他側壁被0Ν0膜0Ν覆蓋。側壁SW由例如氮化硅膜和氧化硅膜的堆疊膜制成。在堆疊膜和側壁SW之間可以具有偏移間隔件，該偏移間隔件由氮化硅膜、氧化硅膜、或者兩者的堆疊膜組成。
[0072]0N0膜0Ν的不與包括控制柵極電極CG的堆疊膜鄰接的部分，即，與半導體襯底SB的上表面鄰接的0N0膜0Ν，沿著半導體襯底SB的上表面延伸。具體而言，在與半導體襯底SB的主表面垂直的方向上延伸的0N0膜0Ν與堆疊膜的側壁中的一個鄰接，并且0N0膜0Ν的底部沿著半導體襯底SB的上表面在堆疊膜側處延伸。這意味著，0N0膜0Ν在沿著控制柵極電極CG和存儲器柵極電極MG的柵極長度方向以及與半導體襯底SB的主表面垂直的方向的截面中具有L型截面形狀。換言之，0N0膜0N從在存儲器柵極電極MG與控制柵極電極CG之間的區域連續地延伸至在存儲器柵極電極MG與半導體襯底SB之間的區域。
[0073]0N0膜0Ν是用于存儲器晶體管的柵極絕緣膜的絕緣膜，并且在其中具有電荷存儲部。具體而言，0N0膜0Ν由形成在半導體襯底SB上的氧化硅膜0X1 (參照圖6)、形成在氧化硅膜0X1上的氮化硅膜NT (參照圖6)、以及形成在氮化硅膜NT上的氧化硅膜0X2 (參照圖6)組成。為了有助于理解附圖，在除了圖6之外的截面圖中，將0N0膜0N示出為單層，但是事實上，0N0膜0Ν具有如上文描述的堆疊結構。存儲器柵極電極MG與控制柵極電極CG、以及存儲器柵極電極MG與半導體襯底SB的上表面，分別在其間具有0N0膜0Ν。氧化硅膜0X1、氮化硅膜NT、和氧化硅膜0X2中的每一個具有L型截面形狀。
[0074]側壁SW與由0N0膜0Ν和存儲器柵極電極MG組成的堆疊膜的側壁中的一個鄰接，并且在與控制柵極電極CG之側相對的一側。在堆疊膜和側壁SW之間可以具有偏移間隔件。n+型半導體區域DF的構成源極區域和漏極區域的上表面從側壁SW暴露出來。
[0075]一對n+型半導體區域DF在其上表面上具有經由硅化物層S1與其耦合的接觸塞CPo接觸塞CP是穿透層間絕緣膜IL1和在層間絕緣膜IL1上的層間絕緣膜IL2的耦合金屬膜，稍后將對其進行描述。硅化物層S1由例如硅化鈷層、硅化鎳層、或者硅化鎳鉑層制成。
[0076]控制柵極電極CG和存儲器柵極電極MG中的每一個由硅化物層制成。構成控制柵極電極CG和存儲器柵極電極MG的硅化物層由，例如，硅化鈷層、硅化鎳層、或者硅化鎳鉑層組成。控制柵極電極CG和存儲器柵極電極MG從其上表面至其下表面被硅化。這意味著，控制柵極電極CG和存儲器柵極電極MG分別是完全硅化的柵極電極。
[0077]具體而言，柵極絕緣膜GI3的上表面與構成控制柵極電極CG的硅化物層鄰接，并且0N0膜0Ν的在存儲器柵極電極MG與半導體襯底SB之間的上表面與構成存儲器柵極電極MG的硅化物層鄰接。這意味著，柵極絕緣膜GI3的上表面被構成控制柵極電極CG的硅化物層覆蓋；0N0膜0N的在存儲器柵極電極MG與半導體襯底SB的主表面之間的上表面被構成存儲器柵極電極MG的硅化物層覆蓋；以及0N0膜0Ν的側壁中的在存儲器柵極電極MG與控制柵極電極CG之間的一個側壁被構成存儲器柵極電極MG的硅化物層覆蓋。換言之，在控制柵極電極CG與柵極絕緣膜GI3之間不存在由硅(Si)等制成的半導體層，并且在存儲器柵極電極MG與0N0膜0Ν之間不存在由硅(Si)等制成的半導體層。
[0078]控制柵極電極CG和存儲器柵極電極MG中的每一個的上表面的高度是例如30nm。如此處使用的術語“高度”指在與半導體襯底SB的主表面垂直的方向上從半導體襯底SB的主表面到特定位置的距離，除非另有特別規定。
[0079]接下來，外圍電路區域1B在其中具有多種場效應晶體管，S卩，高擊穿電壓MISFETQ2和低擊穿電壓MISFET Qlo低擊穿電壓MISFET Q1具有:柵極電極G1，其經由柵極絕緣膜GI1和絕緣膜HK按照該順序形成在半導體襯底SB的主表面上；以及一對源極區域和漏極區域，其形成在半導體襯底SB的主表面中在柵極電極G1側處。與形成在存儲器單元區域1A中的源極區域和漏極區域相似，該源極區域和漏極區域具有作為延伸區域的η型半導體區域ΕΧ、以及作為具有比η型半導體區域ΕΧ的雜質濃度更高的雜質濃度的擴散區域的η+型半導體區域DF。
[0080]柵極絕緣膜GI1具有例如從lnm至2nm的膜厚度，并且由例如氧化硅膜制成。絕緣膜HK是用于柵極絕緣膜的絕緣膜，并且柵極電極G1是由金屬膜制成的金屬柵極電極。具體而言，絕緣膜HK用以覆蓋柵極電極G1的底表面和側壁。絕緣膜HK是所謂的高k膜(高介電常數膜)，即，具有比氧化硅或者氮化硅更高的介電常數(比介電常數)的絕緣材料膜。如此處使用的術語“高k膜”或者“高介電常數膜”指具有比氮化硅的介電常數更高的介電常數(比介電常數)的膜。
[0081 ] 作為絕緣膜HK，可以使用金屬氧化物膜，諸如，氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或者氧化鑭膜。這些金屬氧化物膜可以含有氮(N)和硅(Si)中的一個或者兩個。絕緣膜HK具有例如1.5nm的膜厚度。將高介電常數膜(此處，絕緣膜HK)用作柵極絕緣膜在減少泄漏電流方面是有利的，這是因為柵極絕緣膜的物理膜厚度與使用氧化硅膜相比可以制作得更大。
[0082]構成柵極電極G1的金屬膜包括金屬膜ME1和金屬膜ME2的堆疊膜，該金屬膜ME1有控制柵極電極G1的功函數的作用，該金屬膜ME2形成在金屬膜ME1上并且有減少柵極電極G1的電阻的作用。金屬膜ME2在其底表面和側壁處被金屬膜ME1覆蓋。這意味著，在絕緣膜HK和金屬膜ME2之間具有金屬膜ME1。
[0083]可以用作金屬膜ME1或者ME2的金屬膜的示例包括:氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC