于兩個層。如果使用了多于兩個的層，則需要 外部引線（例如在圖3A中所使用的引線）。然而，即使只有兩個層，仍然出現了外部引線 102B，以將管芯疊置的系統90B與設備內的其它元件互連。將外部引線102B設置在第一 1C 94B的上表面上促使第二IC 98B小于第一 IC 94B，并具有剛才所討論的相同優點。再次， 這樣的管芯疊置的布置被具體定義為不是如本文中所使用的S0C。
[0035] 參照圖3C，管芯疊置的系統90C同樣地與管芯疊置的系統90A、90B類似，但代替外 部引線100A，焊料凸塊100C使第一 IC 94C與第二IC 98C互相耦合。類似地，過孔104C (其 可以是穿硅過孔（TSV))延伸通過第一 IC 94C。ISV通常是相當大的（例如，~微米），并相 應地施加了大的面積損失，因為第一 IC 94C內的引線必須被布線為圍繞TSV。這種布線和 對用于有源部件的空間的要求再次促使第一 IC 94A大于第二IC 98C。再次，這樣的管芯疊 置的布置被具體定義為不是如本文中所使用的S0C。
[0036] 在管芯疊置系統90A-90C中每個管芯疊置系統的情況下，可能存在與其它電磁干 擾（EMI)的不期望的串擾，導致精密的模擬和/或RF信號處理單元可能的失敗。類似地， 相對大的芯片尺寸導致了高的產量損失并造成了其它封裝挑戰。
[0037]與尺寸損失和SIP的其它缺點相反，本公開內容提供了使用單片3DIC技術的真正 的單芯片S0C。因此，S0C可以由具有跨3DIC內的多個層級的各種功能的單個3DIC來制 成。某些功能可以共同位于單個層級內，而某些功能可以跨多個層級散布。因此，本公開內 容的S0C允許在不同技術或種類的不同層級中不均勻地劃分系統功能、在不同技術或種類 的不同層級中不均勻地劃分電路功能、以及在不同技術或種類的不同層級中不均勻地劃分 不同功能。
[0038] 就這點而言，圖4例示了 3DIC S0C 110的簡化的橫截面。3DIC S0C 110具有多個 層級112。層級112可以通過氫氣切割或其它單片層級形成方法來形成。對于示例性的氫 氣切割工藝的更多信息，感興趣的讀者參考2013年2月12日提交的、序列號13/765,080 的美國專利申請，通過引用將其全部內容并入本文中。
[0039] 如以上提及的，使用3DIC技術允許3DIC S0C 110內的層級112中的不同層級執 行不同功能并在單個3DIC S0C 110中提供具體設備的所有功能。例如，3DIC S0C 110可以 是用于移動終端（例如上面參照圖1所描述的移動終端10)的RF收發機和控制器。因此， 第一層級114包括傳感器和其它較大特征尺寸的元件。
[0040] 繼續參照圖4,第二層級116可以包括射頻、模擬和/或功率管理集成電路（PMIC) 部件，例如接收機22、發射機24和雙工器/交換機28。第二層級116可以被設計為相對低 噪聲，從而到來的RF模擬信號不會失真。
[0041] 繼續參照圖4,可以在第二層級116與第三層級120之間設置電磁（EM)屏蔽體。 EM屏蔽體118可以由導電材料（例如石墨稀層）制成。對于關于3DIC中的石墨稀屏蔽體 的更多信息，感興趣的讀者參考2013年2月12日提交的、序列號為13/765,061的美國專 利申請，通過引用將該專利申請的公開內容的全部內容并入本文。
[0042] EM屏蔽體118的出現有助于防止來自第一層級114和第二層級116的噪聲影響第 三層級120的低噪聲特性。第三層級120可具有調制解調器或其它控制器。為了在第三層 級120上容納該功能，可以將第三層級120的材料和設計選擇為對中等速度的架構進行提 升。
[0043] 繼續參照圖4,第四層級122和第五層級124可以是具有隨機存取存儲器（RAM)的 存儲位單元陣列，隨機存取存儲器（RAM)包括動態RAM (DRAM)、靜態RAM (SRAM)、等等。層級 122和層級124兩者可以被設計為提供低漏電電路來提高對RAM的操作。
[0044] 繼續參照圖4,第六層級126和第七層級128可以是通常的處理單元層級。第六層 級126可以包括數字信號處理器（DSP)，例如使用組合邏輯單元的基帶處理器30 (圖1)，同 時第七層級128可以包括依賴于時序邏輯單元的DSP。層級126和層級128兩者可以被設 計為支持高速而超過對漏電的關心。
[0045] 在示例性的實施例中，層級通過MIV 130來電氣地互相耦合。對于關于MIV的更多 信息，感興趣的讀者參考2013年的IEEE/ACM亞洲及南太平洋設計自動化會議學報681-686 頁中 Shreedpad Panth 等人的"High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology"。通過引用將其全部內容并入本文。與TSV相反，MIV的 直徑可以在亞l〇〇nm的數量級（即，比TSV的微米尺寸小得多），并且為200nm或更小的深 度。此外，在示例性實施例中，多個層級112中的每個層級可以大約為400nm厚或更薄。在 圖4的局部圖中例示了這些尺寸。
[0046] 通過提供具有不同功能和/或能夠跨不同層級拆分電路的不同層級，完整的系統 1C可能包括電池、傳感器、存儲器、能量收集功能、PMIC、處理器、數字和模擬部件、等等。每 個層級可以被優化為容納在其上設置的功能。此外，非常高密度的層級與層級的連接（即， MIV)允許高度的晶圓級集成。3DIC S0C可具有均勻的單元級3D劃分一時序-組合邏輯單 元、多層級存儲位單元陣列。類似地，3DIC S0C可具有細粒度的不均勻的3D劃分，例如存儲 器到數字核心的劃分、位單元陣列-控制邏輯單元的劃分。這種靈活性允許用于最佳系統 功能的寬范圍的技術特征。
[0047] 如上面提及的，在示例性實施例中，如圖6中例示出的，3DIC S0C可以是全部位于 一個1C內的完整的RF收發機和基帶處理器。具體來說，圖6例示了與移動終端10類似的 移動終端150,除了移動終端150的電路元件包含在單個3DIC 152內。天線16和用戶接口 26與3DIC 152相獨立，盡管如果期望的話將天線包括在3DIC中是可能的。電路元件的功 能保持相同，并因此使用相同的序號來引用。類似地，具有處理器、電池、以及存儲器的控制 系統可以位于單個3DIC S0C中。這樣的3DIC S0C允許空間節省的設計，但仍然允許較好 的系統性能，因為個體的層級被定制為在其上設置的功能。使用屏蔽體或其它隔離技術允 許增強的信號隔離。此外，存在總體上減小的復雜性，因為在不同層或不同1C之間不需要 外部引線連接。在示例性的實施例中，總的3DIC S0C可以是亞1mm3。
[0048] 參照圖7,與基于處理器的系統60類似的基于處理器的系統154可以包括并入了 基于處理器的系統的電路元件的單個3DIC 156。電路元件的功能保持相同，并因此使用相 同的序號來引用。
[0049] 如上面提及的，提供具有多個層級112的3DIC 110的其它優點中的一個優點是具 體層級的操作特性可以被定制為具體需求或期望。可以通過使用不同材料（例如，Si相對 于GaAs)或者通過不同類型的掩模來實現這樣的操作特性以改變參數例如內部延遲或存 儲器漏電流。在下方的表1中提供了參數或特性以及它們如何改變存儲器的操作概況的示 例性總結。例如，一個或多個存儲部分的存儲單元晶體管的一種或多種晶體管特性可以被 修改為權衡增加的內部延遲用于減小的漏電流。就這點而言，下面的表1例示了各種晶體 管特性，它們可以被修改為影響一個或多個存儲部分的漏電流和內部延遲。表1例示了修 改存儲單元晶體管溝道長度（U、存儲單元晶體管溝道寬度（w)、以及存儲單元晶體管閾值 電壓（Vt)的影響。此外，表